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한국 반도체산업의 경쟁력 IDEC에서 설계인력양성의 발판을 마련하겠습니다
주관 본센터 구분 Tool강좌 / / 중급 / 이론+실습 마감
강의제목 [Synopsys]SystemVerilog Testbench
강의일자 2018-02-26 ~ 2018-02-28 신청기간 2018-01-25 ~ 2018-02-19
정원 33명 현재신청자 22명
수강료(일반) 무료 수강료(학생) 무료
수강대상 SystemVerilog를 배우고자 하는 Engineer/학생
사전지식
선수과목

[강의 목표]

산업체에서 많이 사용하는 System Verilog 를 이용해서 Testbench 작성하는 법을 배운다.

 

[강의 개요]

- System Verilog 문법을 익힌다.

- DUT(Design)를 SystemVerilog Testbench를 이용해서Coverage-driven random stimulus를 이용한 검증방법을 익힌다.

 

[강의 장소]

대전 KAIST N26동 1층 실습실

 

♦ 출석 100%, 퀴즈 3/5문제 통과시 수료증이 발급됩니다.

♦ 최근 1년간 2개의 교육에 대해 전일 무단 결석했을 시, 추후 3개월간 수강신청이 자동 차단 되오니 유의 바랍니다.♦

*******************수강신청 취소방법*******************

• 강의 시작 최소 3일 전 수강 취소 해야 정상 취소처리 됩니다.

• 수강신청 기간에는 홈페이지에서 수강취소 가능하나, 이후에는 유선으로 문의 바랍니다.

강좌상세
일자2018-02-26 시간09:00 ~ 12:00 강사김기욱 부장 Synopsys
내용○ VCS / Verdi 소개
○ Systemverilog Verification Environment
일자2018-02-26 시간13:00 ~ 18:00 강사김기욱 부장 Synopsys
내용○ System Verilog Language Basic
○ (실습)
일자2018-02-27 시간09:00 ~ 12:00 강사김기욱 부장 Synopsys
내용○ Concurrency
○ OOP - Encapsulation
○ (실습)
일자2018-02-27 시간13:00 ~ 18:00 강사김기욱 부장 Synopsys
내용○ OOP - Randomization
○ (실습)
일자2018-02-28 시간09:00 ~ 12:00 강사김기욱 부장 Synopsys
내용○ OOP - Inheritance
○ Inter-Thread Communications
○ (실습)
일자2018-02-28 시간13:00 ~ 18:00 강사김기욱 부장 Synopsys
내용○ Functional Coverage
○ (실습)
○ 과정 정리
강의장소
담당자 연락처
  • 본센터 담당자 : 김영지
  • 연락처 : 042-350-8536
  • 이메일 : yjkim@idec.or.kr
숙박시설 정보 안내
업소명 객실수 연락처 위치/주소 거리
롯데시티호텔 312개 042-333-1000 대전시 유성구 엑스포로 123번길 33 (IDEC->업소)차량이동 시 15분 이내 위치
대전 인터시티 218개 042-600-6006,6007 대전시 유성구 온천로 92
굿모닝 레지던스호텔 휴 134개 042-489-4000 대전시 서구 둔산로 73번길 21
힐링레지던스 호텔 126개 042-485-0161 대전광역시 서구 둔산로 51번길 1351
라미아 레지던스호텔 108개 042-334-0100 대전광역시 서구 둔산로51번길 42

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