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한국 반도체산업의 경쟁력 IDEC에서 설계인력양성의 발판을 마련하겠습니다
주관 성균관대 구분 설계강좌 / Digital / 초급 / 이론+실습 마감
강의제목 Verilog HDL 코딩 및 회로설계 이해(초급)
강의일자 2018-02-21 ~ 2018-02-22 신청기간 2018-02-12 ~ 2018-02-19
정원 30명 현재신청자 21명
수강료(일반) 무료 수강료(학생) 무료
수강대상 학부, 석.박사 과정 학생
사전지식
선수과목
Unix/Linux 사용법, Vi Editor, 논리회로(Digital Circuit) 이수자

- 강의 일자 : 2018년 2월 21일 (수) ~ 2018년 2월 22일 (목)

- 강의 제목 : Verilog HDL 코딩 및 회로설계 이해(초급)

- 강의 장소 : 성균관대학교 자연과학캠퍼스 제1공학관 22111호

- 강사 : 손병복 이사 (이디에이엘리텍)

 

[교육목표]

- Verilog를 이용하여 설계하는데 있어서 정확한 Function 구현과 초급과정으로 가장 중요한 Function을 SoC Chip의 Spec에 맞추어 효과적으로 구현하기 위한 Verilog Syntax, Digital Circuit Design, Design 기법을 배우고자 한다.

 

[교육내용]

Design 구현의 다양한 방법들에 대한 World Wide Verification 환경을 살펴보고, 이에 대한 국내의 Design 설계환경과 검증방법을 이해하고, 기본적인 Verilog Syntax, Digital Circuit Design, Design 기법을 습득하여, 회로설계를 함에 있어서 DUT 와 TestBench 로 나뉘는 회로 구현 및 검증 방법을 습득한다. 이 같은 과정은 현재 산업계에서 널리 사용되는 Simulation툴인 Cadence사의 NCSim과 Simvision을 이용한 실습을 통해 숙지한다.

 

[참고사항]

- 본 강좌는 비학위 과정이며 별도의 학점을 인정하지 않음

- 수강인원 부족으로 폐강 여부 결정시 (5인 미만) 등록된 이메일로 개별 공지

강좌상세
일자2018-02-21 시간10:00 ~ 12:00 강사손병복 이사 이디에이엘리텍
내용○ Verilog HDL 이해
- HDL Overview
- HDL Base Design
일자2018-02-21 시간13:00 ~ 18:00 강사손병복 이사 이디에이엘리텍
내용○ Verilog HDL 이해
- Design in Verilog
- Simulation 환경
○ Simulation 환경 구축 및 실습
일자2018-02-22 시간10:00 ~ 12:00 강사손병복 이사 이디에이엘리텍
내용○ 조합논리회로설계 이해
- 기본 논리 게이트, 전가산기, 디코더
- 입출력 장치, 멀티플렉서, 크기 비교기
○ 조합논리회로설계 실습
일자2018-02-22 시간13:00 ~ 18:00 강사손병복 이사 이디에이엘리텍
내용○ 조합논리회로설계 이해
- n비트 가산/감산기
- “1” 개수 카운터, 패리티 발생기, 리플 가산기
○ 순차논리회로 및 기타논리회로 설계 이해
- 순차논리회로
강의장소
담당자 연락처
  • 성균관대 캠퍼스 담당자 : 김성진
  • 연락처 : 031-299-4628
  • 이메일 : ksy0501@skku.edu

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