왼쪽타이틀이미지

서브비주얼 이미지

서브타이틀

한국 반도체산업의 경쟁력 IDEC에서 설계인력양성의 발판을 마련하겠습니다
주관 본센터 구분 Tool강좌 / Digital / 초중급 / 이론+실습 신청중 
강의제목 [Synopsys] Design Compiler 사용법 및 활용예
강의일자 2018-05-16 ~ 2018-05-18 신청기간 2018-04-16 ~ 2018-05-14
정원 33명 현재신청자 14명
수강료(일반) 무료 수강료(학생) 무료
수강대상 ASIC digital designers who will be using Design Compiler to synthesize RTL designs to gates
사전지식
선수과목
1. An understanding of basic digital ASIC design concepts is assumed, including:
- Combinational and sequential logic functionality
- Setup and hold timing
2. The ability to work in a Unix/X-windo

[강의 목표]

Use Design Compiler Graphical to synthesize a block-level RTL design to generate a gate-level netlist with acceptable post-placement timing and congestion

 

[강의 개요]

This course covers the ASIC synthesis flow using Design Compiler Graphical -- from reading in an RTL design (Verilog, SystemVerilog and VHDL) to generating a final gate-level netlist. You will learn how to read in your design file(s), specify your libraries and physical data, constrain a complex design for timing and floorplan, apply synthesis techniques using Ultra, compile to achieve timing closure and an acceptable congestion, analyze the synthesis results for timing and congestion, and generate output data that works with downstream layout tools.

 

[강의 장소]

대전 KAIST N26동 1층 실습실

 

♦ 출석 100%, 퀴즈 3/5문제 통과시 수료증이 발급됩니다.

♦ 최근 1년간 2개의 교육에 대해 전일 무단 결석했을 시, 추후 3개월간 수강신청이 자동 차단 되오니 유의 바랍니다.♦

• 강의 시작 최소 3일 전(휴일 제외) 수강 취소 해야 정상 취소처리 됩니다. (취소는 홈페이지에서 직접 가능)

강좌상세
일자2018-05-16 시간09:30 ~ 12:00 강사권영기 이사 Synopsys
내용○ Introduction to Synthesis
○ Unit 1 : Design and Technology Data
○ Unit 1 LAB
일자2018-05-16 시간13:00 ~ 17:30 강사권영기 이사 Synopsys
내용○ Unit 2 : Design and Library Objects
○ Unit 3 : Timing Constraints (Lecture only)
일자2018-05-17 시간09:30 ~ 12:00 강사권영기 이사 Synopsys
내용○ Unit 3 LAB
○ Unit 4 : Environmental Attributes
○ Unit 4 LAB
일자2018-05-17 시간13:00 ~ 17:30 강사권영기 이사 Synopsys
내용○ Unit 5 : Synthesis Optimization Techniques
○ Unit 5 LAB
일자2018-05-18 시간09:30 ~ 12:00 강사권영기 이사 Synopsys
내용○ Unit 6 : Timing Analysis
○ Unit 7 : Multiple Clocks and Exceptions & Unit 7 LAB
○ Unit 8 : SPG Flow and Handling Congestion
일자2018-05-18 시간13:00 ~ 17:30 강사권영기 이사 Synopsys
내용○ Unit 9 : Additional Constraint Considerations & Unit 9 LAB
○ Unit 10 : Post-Synthesis Output Data
○ Unit 11 : Conclusion
강의장소
담당자 연락처
  • 본센터 담당자 : 김영지
  • 연락처 : 042-350-8536
  • 이메일 : yjkim@idec.or.kr
숙박시설 정보 안내
업소명 객실수 연락처 위치/주소 거리
롯데시티호텔 312개 042-333-1000 대전시 유성구 엑스포로 123번길 33 (IDEC->업소)차량이동 시 15분 이내 위치
대전 인터시티 218개 042-600-6006,6007 대전시 유성구 온천로 92
굿모닝 레지던스호텔 휴 134개 042-489-4000 대전시 서구 둔산로 73번길 21
힐링레지던스 호텔 126개 042-485-0161 대전광역시 서구 둔산로 51번길 1351
라미아 레지던스호텔 108개 042-334-0100 대전광역시 서구 둔산로51번길 42

맨위로