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한국 반도체산업의 경쟁력 IDEC에서 설계인력양성의 발판을 마련하겠습니다
주관 본센터 구분 설계강좌 / Digital / 초급 / 이론+실습 마감
강의제목 Xilinx ISE를 활용한 FPGA 설계 실습
강의일자 2018-05-23 ~ 2018-05-25 신청기간 2018-04-23 ~ 2018-05-21
정원 20명 현재신청자 17명
수강료(일반) 무료 수강료(학생) 무료
수강대상 ISE를 사용해서 Xilinx FPGA를 사용해야 하는 담당자 및 엔지니어
사전지식
선수과목
HDL(VHDL, Verilog) 기본 지식

* 실습 보드가 10대 한정인 관계로, 2인 1보드로 실습 수업이 진행될 예정입니다. *

 

[강의 목표]

- FPGA 및 ISE SW 이해

- FPGA 다운로드 이해 및 디버깅 이해

 

[강의 개요]

Xilinx ISE SW 이해를 기반으로 FPGA의 Architecture를 이해 실습을 하며, HDL 설계 실습을 통한 로직 설계 기반으로 디자인을 FPGA에 다운로드 하여 로직 검증 및 디버깅을 한다.

 

[강의 장소]

대전 KAIST N26동 1층 실습실

 

♦ 출석 100%, 퀴즈 3/5문제 통과시 수료증이 발급됩니다.

♦ 최근 1년간 2개의 교육에 대해 전일 무단 결석했을 시, 추후 3개월간 수강신청이 자동 차단 되오니 유의 바랍니다.

♦ 강의 시작 최소 3일 전(공휴일 제외) 수강 취소 해야 정상 취소처리 됩니다. (취소는 홈페이지에서 직접 가능)

강좌상세
일자2018-05-23 시간09:30 ~ 12:00 강사김민석 책임 (주)리버트론
내용○ ISE SW 환경 이해
○ FPGA 사용 Flow 이해
일자2018-05-23 시간13:00 ~ 17:30 강사김민석 책임 (주)리버트론
내용○ FPGA Architecture 이해(CLB/Memory/Clock)
○ Simulation의 이해 및 실습
일자2018-05-24 시간09:30 ~ 12:00 강사김민석 책임 (주)리버트론
내용○ Xilinx FPGA Configuration 이해
○ HDL 기본 문법 이해
일자2018-05-24 시간13:00 ~ 17:30 강사김민석 책임 (주)리버트론
내용○ HDL 기본 문법 이해
○ HDL 기반의 기본 구문 구성 실습
일자2018-05-25 시간09:30 ~ 12:00 강사김민석 책임 (주)리버트론
내용○ 디자인 구성 위한 Block Diagram이해
○ Block Diagram이해를 바탕으로 한 기본 디자인 구성 실습
○ 전체 디자인 구성 실습
일자2018-05-25 시간13:00 ~ 17:30 강사김민석 책임 (주)리버트론
내용○ 다운로드 및 동작 체크
○ 디버깅의 이해
○ 디버깅 동작 실습
강의장소
담당자 연락처
  • 본센터 담당자 : 김영지
  • 연락처 : 042-350-8536
  • 이메일 : yjkim@idec.or.kr
숙박시설 정보 안내
업소명 객실수 연락처 위치/주소 거리
롯데시티호텔 312개 042-333-1000 대전시 유성구 엑스포로 123번길 33 (IDEC->업소)차량이동 시 15분 이내 위치
대전 인터시티 218개 042-600-6006,6007 대전시 유성구 온천로 92
굿모닝 레지던스호텔 휴 134개 042-489-4000 대전시 서구 둔산로 73번길 21
힐링레지던스 호텔 126개 042-485-0161 대전광역시 서구 둔산로 51번길 1351
라미아 레지던스호텔 108개 042-334-0100 대전광역시 서구 둔산로51번길 42

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