왼쪽타이틀이미지

서브비주얼 이미지

서브타이틀

한국 반도체산업의 경쟁력 IDEC에서 설계인력양성의 발판을 마련하겠습니다
주관 전남대 구분 설계강좌 / Analog / 초중급 / 이론+실습 마감
강의제목 CMOS를 이용한 아날로그 회로설계 및 레이아웃
강의일자 2018-07-18 ~ 2018-07-20 신청기간 2018-06-07 ~ 2018-07-13
정원 30명 현재신청자 24명
수강료(일반) 무료 수강료(학생) 무료
수강대상 아날로그 회로설계에 관심있는 학부생, 대학원생 및 기타
사전지식
선수과목
디지털회로설계, Cadence Tool 기초
  1. 개요

본 강좌는 CMOS 집적회로 설계에 있어서 회로설계자가 알아야 할 schematic 구성, simulation 방법, layout, DRC&LVS, post-layout simulation 과정을 간단한 회로를 통해 실습한다.

 

  1. 교육일정

- 교육주제: CMOS를 이용한 아날로그 회로설계 및 레이아웃

- 교육일정: 2018년 7월18일(수) ~ 7월 20일(금), 10:00 ~ 17:00

- 수강인원: 선착순 30명

 

  1. 세부 교육 내용

- CMOS IC 설계 process

- Schematic 구성 및 Simulation 방법

- Layout 소개 및 drawing 방법

- DRC & LVS

- GDS 추출

 

  1. 교육환경

- PC : 1인 1대

- S/W : Cadence Virtuoso, MMSIM(Spectre), Assura, EXT

 

  1. 장소: 전남대학교 공과대학 7호관 222

6. 기타 

- 수료증 발급

- 강좌 일주일 전에 강좌 확정인원을 선별할 예정입니다.

- 강좌 미참석 시 추후에 불이익이 갈 수 있으니 신중하게 신청해주시기 바랍니다.

- 기타 문의사항은 전남대 IDEC으로 연락주시기 바랍니다.

(062-530-0367 / 888pp@naver.com)

 

강좌상세
일자2018-07-18 시간10:00 ~ 17:00 강사이인영 교수 조선대학교
내용- 강좌 개요 및 IC 설계 process
- Virtuoso schematic editor
- CMOS inverter 설계 및 simulation
일자2018-07-19 시간10:00 ~ 17:00 강사이인영 교수 조선대학교
내용- Ring oscillator 설계 및 simulation
- Layout editor
- 전일 설계한 회로 layout
일자2018-07-20 시간10:00 ~ 17:00 강사이인영 교수 조선대학교
내용- DRC
- LVS
- GDS 추출
- 강좌 요약
강의장소
담당자 연락처
  • 전남대 캠퍼스 담당자 : 강병호
  • 연락처 : 062-530-0367
  • 이메일 : 888pp@naver.com

맨위로