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한국 반도체산업의 경쟁력 IDEC에서 설계인력양성의 발판을 마련하겠습니다
주관 광운대 구분 설계강좌 / Digital / 초급 / 이론+실습 마감
강의제목 Verilog HDL 이론 및 응용
강의일자 2018-07-16 ~ 2018-07-19 신청기간 2018-07-02 ~ 2018-07-14
정원 45명 현재신청자 41명
수강료(일반) 무료 수강료(학생) 무료
수강대상 학부생, 대학원생, 일반인
사전지식
선수과목
디지털 논리 회로

[강의일시]

2018년 7월 16일(월) ~ 7월 19일(목), 총 4일

 

[강의장소]

광운대학교 문화관(연구관) B210호

 

[강의목표]

- Verilog HDL의 기초적인 문장과 이를 응용하여 디지털 회로를 설계하는 기법을 강의와 실습을 통하여 학습함
- FIR 필터의 원리와 구조를 이해하고 Verlog HDL을 이용하여 필터를 설계하고 동작을 확인함
- Verilog HDL을 사용하여 FFT(Fast Fourier Transform)를 수행하는 하드웨어를 설계하는 방법을 강의와 실습을 통하여 학습함

 

[강의개요]

- 시스템 IC 설계 분야에서 가장 널리 사용하는 하드웨어기술언어 Verilog HDL에 대한 기초와 이를 응용하여 회로를 설계하는 기법을 강의한다. Verilog HDL의 기초적인 문장에 대한 강의를 하고, synthesis를 고려한 코딩 기법에 대하여 강의한다. 기초 실습으로서 여러 가지 하드웨어 구성 요소에 대한 설계를 simulation 및 synthesis 실습을 통하여 진행한다.

- 디지털 시스템의 핵심 제어기 역할을 하는 Finite state machine(FSM)의 설계 및 활용 방법을 이해한다. 또한 디지털 신호처리에 널리 이용되는 FIR 필터의 동작 원리와 활용방법을 이해하고 FSM을 이용하여 FIR 필터를 설계한다. 설계한 FIR 필터는 Verilog HDL을 이용하여 구현하고 simulation을 통해 동작을 확인한다.

- Fourier transform은 디지털 신호 처리 분야에서 가장 널리 쓰이는 계산 중 하나로, 어떤 신호를 time domain(또는 spatial domain 등)으로부터 frequency domain으로, 혹은 그 반대로 변환시켜주는 역할을 한다. 이 계산을 가속화한 알고리즘을 FFT(Fast Fourier Transform)라고 한다. Fourier transform의 기본 개념 및 FFT 알고리즘에 대하여 학습하고, FFT를 수행하는 하드웨어를 Verilog HDL을 이용하여 설계하는 과정을 실습한다. 

 [주의사항]

최근 1년간 2회 이상 무단 결석 시, 3개월간 수강신청 자격이 박탈되므로 출석에 주의하시기 바랍니다.

강좌상세
일자2018-07-16 시간10:00 ~ 17:00 강사조경순 교수 한국외국어대학교
내용10:00 - 12:00 : Verilog HDL의 기초적인 문장
12:00 - 13:00 : 점심시간
13:00 - 17:00 : Synthesis를 고려한 코딩 기법
일자2018-07-17 시간10:00 ~ 17:00 강사조경순 교수 한국외국어대학교
내용10:00 - 12:00 : Simulation, synthesis를 이용한 회로설계
12:00 - 13:00 : 점심시간
13:00 - 17:00 : 조합회로 및 순차회로 설계
일자2018-07-18 시간10:30 ~ 17:00 강사이찬호 교수 숭실대학교
내용10:00 - 12:00 : FSM과 FIR 필터 설계
12:00 - 13:00 : 점심시간
13:00 - 17:00 : FIR 필터 설계 및 simulation 실습
일자2018-07-19 시간10:00 ~ 17:00 강사김기철 교수 서울시립대학교
내용10:00 - 12:00 : Fourier transform 및 FFT 알고리즘 설명
12:00 - 13:00 : 점심시간
13:00 - 17:00 : FFT 하드웨어 설계 및 simulation
강의장소
담당자 연락처
  • 광운대 캠퍼스 담당자 : 박수견
  • 연락처 : 02-940-5448
  • 이메일 : smartipc@kw.ac.kr

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