| IP개요 |
Mobile DRAM(LPDDR)의 경우 mobile 기기의 battery life-time을 위해 low-power consumption이 요구되며, 기술 발전으로 인해 처리해야하는 data가 점점 더 늘어나고 있어 high-performance(speed) 동작 또한 요구되고 있다. 이러한 요구를 충족시키기 위해 Mobile DRAM은 LPDDR1에서부터 최근 LPDDR4까지 low-power high-performance 특성을 갖도록 발전하여 왔다. 특히, 차세대 mobile DRAM인 LPDDR5의 경우 더 낮은 전력 소모를 하면서 LPDDR4 data 처리 속도인 4.3Gbps의 1.5배에 달하는 6.4Gbps 지원을 목표로 하고 있다. 이러한 저전력 고성능 동작을 위해서는 clock의 jitter 특성이 매우 중요하며, clock jitter 특성에 가장 큰 영향을 미치는 요소는 supply noise로 알려져 있다. 본 제안서에서는 supply noise에 immune한 LPDDR5용 clock distribution 구조를 제안하고자 한다. |
