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"한국 반도체산업의 경쟁력"

IDEC에서 설계인력양성의 발판을 마련하겠습니다.

IP명 Low Power Flip-Flop With Dual Change-Sensing Scheme in 65-nm CMOS
Category Mixed Application FlipFlop
실설계면적 4㎛ X 4㎛ 공급 전압 1.2V
IP유형 Hard IP 동작속도 1GHz
검증단계 Simulation 참여공정 SS65-2001
IP개요 본 연구는 DCSFF (Dual-change-sensing FF) 이라는 Data 신호를 감지하는 dual node를 이용하여 내부 node의 transition을 최소화하는 low power flip-flop (FF)의
개발 및 제작을 목적으로 한다. DCSFF은 Data transition이 없을 때 동적 전력을 소모하지 않는다. 모의 실험 결과에 따르면 기존의 transmission gate FF과 비교하여 data activity가 0%일 때 최대 98%의 전력 소비를 절감하며 CSFF (Changesensing FF)과 비교했을 때 data activity 가 20%부터 100%의 구간에서 30%의 전력 소비를 절감한다. 칩 측정은 Samsung 65nm공정을 이용하여 0.1-1.2V의 공급 전압 범위에서 1GHz 수준의 고속 동작으로 다른 flip-flop(FF)과 비교하여 전력 소모를 최소화 한다.
- 레이아웃 사진 -