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IP명 A Delay-locked Loop with Wide Locking Range for Visual Light Communication
Category Mixed Application Visual Light Communication
실설계면적 3.4㎛ X 3.4㎛ 공급 전압 1.8V
IP유형 동작속도 2.2GHz
검증단계 Simulation 참여공정 MS180-1904
IP개요 DLL의 정상 동작과 비정상동작을 결정하는 요인 중 하나는 컨트롤 전압에 대한 VCDL의 최소 지연 시간과 최대 지연시간, 즉, 최대/최소 지연범위이다. 기존의 아날로그 DLL은 컨트롤 전압에 의한 delay range의 한계를 가지고 있다. 본 연구에서는 기존의 DLL 구조에 FDDE(Frequency Detector for Delay range Extension)와 Code Controller를 추가하여 기준 클럭의 주기가 바뀜에 따라 회로가 능동적으로 VCDL의 최대/최소지연범위를 변경함으로써 1주기에 lock이 될 수 있도록 하였다. 이를 위해 180nm 공정을 사용하고자 하며 공급전압은 1.8V이다. 최대 동작주파수는 1GHz이상, 최소 동작 주파수는 100MHz이하이다.예상 최대 칩 사용 면적은 3.4mm X 3.4mm 이다.
- 레이아웃 사진 -