| IP명 | Digital Clock and Data Recovery | ||
|---|---|---|---|
| Category | Analog | Application | Wireline Interface |
| 실설계면적 | 2.35㎛ X 5㎛ | 공급 전압 | 1.2V |
| IP유형 | Hard IP | 동작속도 | 5GHz |
| 검증단계 | Silicon | 참여공정 | DB110-1401 |
| IP개요 | 이번 칩 제작의 목적은 110nm CMOS 공정을 이용해 jitter tolerance와 jitter generation을 향상시킨 digital clock and data recovery에 대해 설계하는 것이다. 추가적인 파워소모를 작게 가져가면서도 많이 향상된 performance를 가짐으로써, input jitter이 크게 들어오더라도 data와 clock을 더 잘 복원 할 수 있는 CDR을 사용 할 수 있을 것이다. |
||
|
- 레이아웃 사진 -
|
|||