| IP명 | Inverse Transform for HEVC Decoder | ||
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| Category | Digital | Application | HEVC Decoder |
| 실설계면적 | 3.8㎛ X 3.8㎛ | 공급 전압 | 3.3V |
| IP유형 | Hard IP | 동작속도 | 200MHz |
| 검증단계 | FPGA | 참여공정 | SS65-126(13-09) |
| IP개요 | H.265/HEVC 역변환기의 하드웨어 연구는 다양한 역변환 크기를 지원하는 1D 역변환 구조의 Multi-transform으로 설계되었으며 H.265/HEVC의 역변환은 2D 역변환 연산을 해야 하므로 데이터를 스위칭하기 위한 Transpose 버퍼를 추가하여 1D 역변환 2개와 Transpose 버퍼로 구성된다. 2D 역변환은 수직 1D 역변환이 끝나고 출력된 데이터를 Transpose 버퍼에 순차적으로 저장하고 수평 1D 역변환은 Transpose 버퍼에서 데이터를 입력받아 앞선 1D 역변환과 동일한 연산을 하여 2D 역변환을 수행한다. | ||
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