| IP명 | Sub-harmonically injection locked PLL | ||
|---|---|---|---|
| Category | Mixed | Application | PLL |
| 실설계면적 | 4㎛ X 4㎛ | 공급 전압 | 1V |
| IP유형 | Hard IP | 동작속도 | 5GHz |
| 검증단계 | Simulation | 참여공정 | SS65-126(13-09) |
| IP개요 | Chip-to-chip communications 에 있어서, 1TB/s 이상의 bandwidth가 요구되고 있다. 위 그림에서 보여주듯이 I/O의 트렌드는 더 큰 bandwidth 를 가지도록 요구하고 있다. 따라서 parallel I/O 로 데이터를 송수신 하는 것이 점점 더 중요해 지고 있다. 이런 여러 개의 parallel I/O 를 사용하여 데이터를 송수신 할 때 문제로 생기는 것이 I/O 의 power 문제이다. I/O 에서만 위에서 언급된 1TB/s 이상의 bandwidth 를 가지려면 80W 이상의 파워가 소모 되는 것으로 나타나 있다. 이러한 파워소모로는 현재의 요구 조건들을 충족시키지 못하기 때문에 low power을 하면서도 high speed가 가능한 회로들이 필요로 하게 된다. | ||
|
- 레이아웃 사진 -
|
|||