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캠퍼스 부산대-아카데미 구분 설계강좌 / Digital / 초급 / 이론 마감
강의제목 논리 회로 설계 및 Verilog HDL
강의일자 2025-05-15 ~ 2025-05-21 신청 및 취소기간 재직자 : 2025-04-28 00:00 ~ 2025-05-04 23:59
전  체  : 2025-05-05 00:00 ~ 2025-05-14 23:59
강의형태 대면 신청현황 23/40명
강의형태 온라인 신청현황 25/100명
수강료(일반) 무료 수강료(학생) 무료
수강대상 산업체 종사자, 대학원생
사전지식
선수과목		 집적회로설계, 회로이론
강의목표

이진수 시스템 및 Boolean 대수에서 시작하여 combinational 및 sequential 논리 회로의 개념과
최적화에 이르기까지 디지털 회로 설계의 기본을 이해하는 것을 목표로 합니다. 또한 Verilog
hardware description language (HDL)를 사용한 디지털 회로의 register transfer level (RTL) 설계 방법의
기초를 배웁니다.

강의개요

.- 이진수 시스템 및 Boolean 대수 등 디지털 시스템의 기본 개념
- Combinational 논리 회로의 개념과 설계, 최적화 방법
- Sequential 논리 회로의 개념과 설계, 최적화 방법
- Multiplexer, decoder, register, counter 등 응용 회로
- Register transfer level (RTL) 설계의 개념
- Verilog hardware description language (HDL)를 사용한 RTL 설계 방법

참고사항

♦ 출석 100%, 퀴즈 3/5문제 통과시 수료증이 발급됩니다.
♦ 수강신청 기간 내에 홈페이지에서 수강 취소해야 정상 취소처리 됩니다.
♦ 1개 교육에 대해 전일 결석시, 추후 8개월간 수강신청이 자동차단됩니다. (취소는 홈페이지에서 직접 가능)

강좌상세
일자 2025-05-15 시간 10:00 ~ 17:00 강사 유인재 부교수 부산대학교
내용 [10:00-12:00]
○ 논리 회로 및 디지털 시스템 소개
○ CMOS 논리 게이트의 구조 및 동작원리
[13:00-17:00]
○ 이진수 시스템 및 Boolean 대수
○ 논리 회로 최적화
일자 2025-05-16 시간 10:00 ~ 17:00 강사 유인재 부교수 부산대학교
내용 [10:00-12:00]
○ Combinational 논리 회로 기초
[13:00-17:00]
○ Verilog HDL
○ Combinational 논리 회로 응용
일자 2025-05-21 시간 10:00 ~ 17:30 강사 유인재 부교수 부산대학교
내용 [10:00-12:00]
○ Sequential 논리 회로 기초
[13:00-17:00]
○ Sequential 논리 회로 응용
○ RTL 설계의 개념
강의장소

부산대학교 6공학관 6309호

담당자 연락처

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