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IP명 양자 내성 암호 연산을 위한 하드웨어 가속기 구현
Category Mixed Application 보안
실설계면적 4㎛ X 4㎛ 공급 전압 1.8V
IP유형 Hard IP 동작속도 50Hz
검증단계 FPGA 참여공정 SS28-2101
IP개요 1976년 처음 제안된 후 현재까지도 사용되고 있는 공개키 암호 알고리즘은 양자 컴퓨터가 개발되면 파괴될 것으로 예측된다. 이러한 문제점을 해결하고자 미국 NIST에서는 2016년부터 양자 내성 암호(Post-quantum cryptography; PQC)의표준화 공모를 진행하고 있다. 이 중 NTRU(N-th degree Truncated polynomial Ring Units)는 lattice 기반 난제에 근간을 두며, 차세대 암호 시스템으로 유망한 알고리즘이다. NIST PQC 공모 요구 사항에 따라, 양자 내성 기준을 충족하는 NTRU 소프트웨어 코드는 구현 및 공개되어 있지만 선행 NTRU 하드웨어 구현 연구는 NIST의 양자 내성 기준을 충족하지 못하는 parameter set을 사용하여 구현되었다. 이러한 parameter set은 크기가 큰 polynomial을 처리하는 대신, 기존 NTRU의 parameter set보다 높은 보안 안전성을 보인다. 본 연구실에서는 높은 연산량을 빠르게 처리하는 안전한 NTRU 하드웨어 모듈 구현을 하고자 한다. 본 설계는 1.8V 공급 전압과 50Mhz의 최대 동작 주파수, Mixed 형태의 회로를 사용하였다.
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