Digital IP

칩 테스트를 위한 검증 환경이 없었던 점을 보완하고자

IDEC에서 Scan Chain 방식의 칩 테스트 모듈을 만들어 배포합니다

2017년 8월, 새롭게 출시한 Ver2.0 보드는 기존 보드와 비교했을때

부품의 종류와 로직의 추가는 없지만 아래와 같은 특징이 있습니다

- 보드의 기능은 전과 동일한데 소켓부분을 탈, 부착 가능하도록 개선
- 파워별로 많은 헤더핀을 추가 구성하여, 칩에 전압을 인가하기 용이하도록 개선

보드 구성품들의 위치만 달라졌으므로 기존의  자일링스 디바이스와  각종 디바이스간의 핀 맵은 동일합니다  

금번에 배포하는 것은 칩 설계 당시의 Post Layout Simulation 결과 파형(wave)으로부터

텍스트 기반의 벡터 파일을 추출한 뒤 MPW 칩에 인가하여 동작 여부를 체크할 수 있는 모듈입니다

자세한 동작 순서는 아래와 같습니다

1. 시뮬레이션 결과 즉, 예상되는 칩의 동작 결과를 텍스트 뷰어를 통해 뽑아냅니다

  시뮬레이션은 Cadence NCSIM 이나 Synopsys VCS, Mentor Questa(구 Modelsim)을 통하여 진행할수 있습니다

2. 테스트 보드에 MPW 칩을 실장합니다

3. 위 1번을 통해 얻은 벡터를 터미널 프로그램을 통해 테스트 보드로 전송합니다

4. 테스트 보드에 있는 FPGA 모듈이 수신받은 벡터를 메모리에 적재합니다

5. FPGA 모듈이 벡터값을 MPW 칩에 인가한 뒤 클럭을 가하여 칩을 동작시키고,

   실제 동작 결과를 scan chain 방식으로 캡쳐합니다

6. 벡터의 처음부터 끝까지 이 과정을 반복하고, 모든 캡쳐링이 끝나면 PC로 송신합니다

7. 예상되는 결과 값과 실제 칩 동작 결과를 비교하여 칩의 동작 이상유무를 판단합니다

  많은 파형을 체크하기 위해서는 메모리의 Width 와 Depth 등의 자원이 충족되어야 하고

  208핀도 FPGA 에서 수용할 수 있어야 하기 때문에 전용 테스트 보드도 자체 제작하였습니다

  테스트 보드는 1 백만 게이트 FPGA(676핀) 과 LQFP 소켓을 내장하고, 16 bits SRAM 을 6 개를 구성하여

  최대 96핀까지 테스트를 할 수 있도록 구성하였습니다.

  PC와의 통신은 UART, USB 를 통해 할 수 있게 구성하였고, MPW 칩이 다양한 전압을 요구함에 따라 5 가지의 전압을   공급할 수 있도록 하였습니다.

  특이한 점은 유저가 칩 설계 당시 고려해야 할 사항이 전혀 없다는 것입니다. 모든 처리는 FPGA 모듈에서 처리하기 때   문에 손쉽게 본 모듈과 테스트 보드를 사용할 수 있습니다.

문서 정보)

보드 설계도, 소스 관련 문서 및 메모리등에 대한 문서는 압축된 파일에 들어 있습니다

합성정보)

Xilinx Spartan 3 : xc3s000-4ft676, 936 Flip Flops, 76934-input LUTs, 50MHz, Xilinx ISE 14.2 (nt64)

참고)

State 는 Beta, Stable, Mature 로 구성되며 release 한 시점부터 연 단위로 상태가 바뀌는 방식입니다

업데이트는 여러가지 의견을 수렴하여 할 예정이며, 질문 및 버그 리포트는 선혜승 연구원에게 연락하시면 됩니다

IDEC 에서 최근 FPGA 검증에 사용하고 있는 보드를 소개합니다

Xilinx Spartan 3 Starter board 로서 XC3S1000 디바이스를 포함하고 있습니다

가격은 저렴한데 1000K gates 짜리 FPGA 가 있다는 것이 특징입니다

보드에는 기본적인 I/O 들과 1MB fast asyncronous SRAM 이 있어서 간단한 Embedded 시스템에서 사용이 가능하고, 40 pin header 가 3개 구성되어 확장성이 크다는 장점이 있는 보드 입니다

또한, 40 pin header 를 통해 외부 모듈 및 디바이스들을 연결할 때 5V 및 3.3V 등의 여러 가지 전압을 유저가 사용할 수 있으니 매우 유용하다고 할 수 있습니다

IDEC 은 이 보드를 이용하여 2가지의 FIFO 및 UART IP를 검증했으며, 추후에 소개해드릴 IP 들도 포팅할 예정입니다

IDEC IP 압축 파일에 들어 있는 Xilinx ISE 프로젝트를 그대로 사용하시면 Starter 보드에서 별 다른 수정없이 검증이 가능합니다

자세한 정보는 아래 링크에서 확인하실 수 있는데,

보드 사용에 필요한 예제와 문서들이 충분히 있으므로 FPGA 검증에 적합한 보드인 것 같습니다

http://www.inipro.net/goods_detail.php?goodsIdx=27

본 UART controller 는 opencores 에서 배포하고 있는 소스입니다

따라서 본 IP 는 IDEC 에서 소개를 하는 것이라고 보시면 됩니다

IDEC 에서는 Core-A 프로세서 예제 및 다른 SoC 환경 예제에 본 UART IP를 사용해오고 있으며

각종 FPGA 보드 및 MPW 칩 제작을 통해 동작에 이상이 없음을 확인했습니다

OpenCores 에서 다운로드 받을 수 있는 본래의 소스는 Wishbone 버스 인터페이스 기반으로 되어 있고,

암바 인터페이스는 현재까지 제공되고 있지 않습니다

따라서 유저는 버스 인터페이스 없이 직접 연결을 통해 사용할 수도 있고 wishbone 기반의 시스템에 연결하여 사용할 수 있습니다

암바 버스 기반의 예제는 조만간 아이덱에서 준비를 하도록 하겠습니다

본 페이지에서 다운로드 받을 수 있는 소스는 순수한 형태이기 때문에 활용 예제가 필요하신 분은 IDEC IP 게시판에 있는 UART_FIFO 를 참고하시면 되겠습니다

본 IP는 Xilinx Starter 보드에서 50MHz 및 25MHz 속도로 검증되었고, 프로세서와 온칩 암바 버스로 구성된 시스템의 일부로서 동작이 확인되었습니다

문서 정보)

첨부된 PDF 문서를 참고하시면 됩니다

합성정보)

Xilinx Spartan 3 : xc3s000-4ft256, 272 Flip Flops, 711 4-input LUTs, 25MHz, Xilinx ISE 10.1

IP에 대한 자세한 정보는 아래링크에서 확인이 가능합니다

http://opencores.org/project,uart16550

참고)

State 는 Beta, Stable, Mature 로 구성되며 release 한 시점부터 연 단위로 상태가 바뀌는 방식입니다

업데이트는 여러가지 의견을 수렴하여 할 예정이며, 질문 및 버그 리포트는 선혜승 연구원에게 연락하시면 됩니다

본 FIFO는 PC 에 있는 SW hex파일을 보드에 구성되어 있는 메모리로 전송하는 기능을 수행합니다.

기존의 MEM_FIFO 의 단점들을 보완 및 발전시킨 버전으로서 PC 에 있는 hex 파일을 그대로 보낼 수 있다는 점과 보드에 구성되어 있는 용량이 큰 메모리를 사용할 수 있다는 점이 특징입니다

32bit data widh 를 갖고 있는 HEX 를 8bit 전송 타입은 uart 로 전송하기 때문에 순차적 전송을 하는 동시에 Endian 처리를 하며, 아스키 코드와 hex 코드사이에서 인코딩, 디코딩하는 기능이 들어 있습니다

PC 와 SoC 시스템 모두 UART 기반의 통신을 하므로 PC 에서는 터미널 프로그램을, SoC 시스템은 UART controller 를 사용합니다

UART_FIFO 는 SoC 시스템내의 Uart Controller 에서 수신하는 Instruction code 들을 보드에 있는 메모리로 전송 및 적재하도록 합니다

따라서 본 FIFO 는 보드에 있는 메모리 컨트롤 기능과 UART control 기능을 포함하고 있습니다

시뮬레이션 환경에서는 PC 의 터미널을 모델링 하기 위해 tty 라는 모듈을 사용했습니다

본 IP는 Xilinx Starter 보드에서 50MHz 속도로 검증되었습니다

Top 모듈인 top_uart_fifo 는 Uart_fifo 를 포함하고 있으며, 프로세서와 온칩 암바 버스로 구성된 시스템의 일부로서 동작이 확인되었습니다

소스 정보)

본 예제는 "2013년 MPW 연구원 교육" 중 합성 부분에 사용된 예제의 일부분 입니다

문서 정보)

소스 관련 문서 및 메모리등에 대한 문서는 압축된 소스에 들어 있습니다

툴 운영 정보)

Xilinx ISE 툴에서 syn 폴더에 있는 프로젝트를 open 하면 합성을 할 수 있고, Xilinx ISE 툴의 소스 탭에서 Behavioral simulation을 선택하면 모델심을 invoke 할 수 있도록 구성되었으므로 따로 모델심을 띄우지 않아도 됨

모델심을 띄우자마자 실행 명령창에서 "do wave.do" 명령을 내리면 주요 시그널을 웨이브폼에서 확인할 수 있음

합성정보)

Xilinx Spartan 3 : xc3s000-4ft256, 367 Flip Flops, 899 4-input LUTs, 50MHz, Xilinx ISE 10.1

참고)

State 는 Beta, Stable, Mature 로 구성되며 release 한 시점부터 연 단위로 상태가 바뀌는 방식입니다

업데이트는 여러가지 의견을 수렴하여 할 예정이며, 질문 및 버그 리포트는 선혜승 연구원에게 연락하시면 됩니다

본 FIFO는 2개의 메모리 간에 SW hex파일을 전송하는 기능을 수행합니다.

FPGA 매크로 메모리에 있는 SW Instruction 을 SoC 환경내에 존재하는 sram 메모리에 전송하는 방식으로 동작합니다

FPGA 매크로 메모리와 REG 방식의 sram 을 동시에 모두 접근한 뒤, 데이터를 잘 전송해야 하므로 FIFO 는 2가지 타입의 메모리 컨트롤러 기능을 포함하고 있습니다

본 IP는 Xilinx Starter 보드에서 50MHz 속도로 검증되었습니다

Top 모듈인 mem_test 는 Fifo 를 포함하고 있으며, 프로세서와 온칩 암바 버스로 구성된 시스템의 일부로서 동작이 확인되었습니다

문서 정보)

소스 관련 문서는 압축된 소스에 들어 있고, 검증 보드 정보는 첨부 문서에서 확인이 가능합니다

툴 운영 정보)

Xilinx ISE 툴에서 syn 폴더에 있는 프로젝트를 open 하면 합성을 할 수 있고, Xilinx ISE 툴의 소스 탭에서 Behavioral simulation을 선택하면 모델심을 invoke 할 수 있도록 구성되었으므로 따로 모델심을 띄우지 않아도 됨

모델심을 띄우자마자 실행 명령창에서 "do wave.do" 명령을 내리면 주요 시그널을 웨이브폼에서 확인할 수 있음

합성정보)

Xilinx Spartan 3 : xc3s000-4ft256, 68 Flip Flops, 178 4-input LUTs, 50MHz, Xilinx ISE 10.1

참고)

State 는 Beta, Stable, Mature 로 구성되며 release 한 시점부터 연 단위로 상태가 바뀌는 방식입니다

업데이트는 여러가지 의견을 수렴하여 할 예정이며, 질문 및 버그 리포트는 선혜승 연구원에게 연락하시면 됩니다