| Vendor 명 |
EDA Tool 명 |
기능 |
비고 |
| Altera, an intel company |
Quartus Prime Software
| 기능 | Altera 디바이스(FPGA, SoC FPGA, CPLD) 사용시 다양한 환경에서 사용하기 쉽고, 우수한 성능의 생산성 향상을 제공하는 통합 설계 툴 |
|---|
| 적용OS | Windows 11, Windows 10
Window Server 2019
Red Hat Enterprise 8.7, Red Hat Enterprise 8.6
SUSE Linux Enterprise Server 15 SP3
SUSE Linux Enterprise Server 12 SP5
Ubuntu 22.04 LTS, Ubuntu 20.04 LTS, Ubuntu 18.04 LTS |
|---|
| 상세설명 | Altera 디바이스를 이용한 설계, 합성, Pin 배치, Place & Routing, Programming, Timing 분석, 파워 & SSN 분석, IP 생성, System Generation 및 보드 디버깅 등 Altera, an intel company 의 통합 설계 솔루션 제공 |
|---|
|
Altera 디바이스(FPGA, SoC FPGA, CPLD) 사용.. |
|
| Cadence |
Cadence University Package
| 기능 | Circuit/ Layout/ verification simulation (Full&Mixed&Semi_custom) |
|---|
| 적용OS | Red Hat Enterprise Linux 6, 7 (64bit)
SuSE Linux Enterprise Linux 12 (64bit) |
|---|
| 상세설명 | |
|---|
|
Circuit/ Layout/ verification simulation (F.. |
|
| Cadence |
Spectre, Virtuoso
| 기능 | Schematic Editor, Layout Suite, Simulation |
|---|
| 적용OS | Linux Red Hat, CentOS 6,7
SUSE SLES 10,11 |
|---|
| 상세설명 | 정규 교과목 교육용 지원 |
|---|
|
Schematic Editor, Layout Suite, Simulation |
|
| Cogenda |
Visual TCAD
| 기능 | TCAD Simulation |
|---|
| 적용OS | |
|---|
| 상세설명 | |
|---|
|
TCAD Simulation |
|
| COSEDA |
COSIDE
| 기능 | Digital Virtual Platform |
|---|
| 적용OS | |
|---|
| 상세설명 | Early SW Development, HW Architecture Exploration, HW Performance Analysis |
|---|
|
Digital Virtual Platform |
|
| CSiTEK |
CSiEDA5
| 기능 | Circuit & PCB Design |
|---|
| 적용OS | MS Windows
|
|---|
| 상세설명 | CSiTEK사의 CSiEDA5는 전자회로와 PCB의 설계 및 분석, PCB Data의 3D Modeling등을 지원하는 ECAD System |
|---|
|
Circuit & PCB Design |
|
| Defacto |
SoC Compiler
| 기능 | SoC Integration & Verification |
|---|
| 적용OS | |
|---|
| 상세설명 | |
|---|
|
SoC Integration & Verification |
|
| Primarius |
Nanospice
| 기능 | Analog Spice Simulator |
|---|
| 적용OS | |
|---|
| 상세설명 | |
|---|
|
Analog Spice Simulator |
|
| Scientific Analog |
GLISTER
| 기능 | GLISTER는 직접 코딩 없이도 아날로그 회로의 모델들을 Cadence의 Virtuoso 환경에서 schematic 형태로 쉽게 표현하고, 이로부터 SystemVerilog 모델을 추출하여 시뮬레이션할 수 있게 해주는 GUI 환경입니다. |
|---|
| 적용OS | - Linux RedHat Enterprise 64-bit Release 6.0 이상
- Cadence Virtuoso Schematic Editor (IC 6.1.5 이후 버전) |
|---|
| 상세설명 | GLISTER는 SystemVerilog 언어에 익숙하지 않은 아날로그 설계자들도 XMODEL의 primitive들을 활용해 쉽게 아날로그 모델을 작성할 수 있게 해주는 툴입니다. 즉, 아날로그 설계자들에게 익숙한 Cadence Virtuoso 환경에 통합된 GUI 환경으로서, symbol의 형태로 제공되는 XMODEL primitive들을 schematic 상에 배치하고 연결함으로써 원하는 모델을 작성할 수 있는 직관적인 인터페이스를 제공합니다. 그리고, 이 환경에서 직접 시뮬레이션을 실행하고, 파형 등의 실행 결과를 확인할 수 있습니다. |
|---|
|
GLISTER는 직접 코딩 없이도 아날로그 회로의 .. |
|
| Scientific Analog |
MODELZEN
| 기능 | 임의의 아날로그 회로로부터 SystemVerilog 모델을 자동으로 생성해주는 Tool |
|---|
| 적용OS | - Linux RedHat Enterprise 64-bit Release 6.0 이상
- Synopsys HSPICE, FineSim 또는 Cadence Spectre |
|---|
| 상세설명 | MODELZEN은 이미 설계가 완료된 회로로부터 SystemVerilog 모델을 자동 생성할 수 있는 툴입니다. 생성되는 모델은 XMODEL의 primitive들과 SPICE 시뮬레이션을 통해 측정된 특성 값들에 기반해 아날로그 회로들의 다양한 동작과 특성들을 정확하게 표현합니다. 현장에서 사용되는 아날로그 회로들은 다양한 디지털 제어 신호들을 포함하고 있고, 이들의 동작을 실수 없이 표현한 모델을 직접 작성하는 일은 모델개발자들에게 큰 부담이 되어 왔습니다. MODELZEN의 가장 큰 강점은 임의의 회로로부터 정합성이 보장된 SystemVerilog 모델을 회로 수준 또는 동작 수준의 모델 형태로 자동 생성할 수 있다는 것입니다. |
|---|
|
임의의 아날로그 회로로부터 SystemVerilog 모.. |
|
| Scientific Analog |
MODELZEN
| 기능 | 임의의 아날로그 회로로부터 SystemVerilog 모델을 자동으로 생성해주는 Tool |
|---|
| 적용OS | Linux RedHat Enterprise 64-bit Release 5.0 이상 |
|---|
| 상세설명 | MODELZEN은 XMODEL의 회로 시뮬레이션 기능을 활용하여 주어진 회로의 구조적 모델(structural model)을 생성한다. 즉, MODELZEN은 회로를 구성하는 개별 소자들의 특성을 파악하여 그에 해당하는 모델을 생성한 후, 그 소자단위의 모델들을 기존 회로의 연결상태대로 연결한 회로 모델을 생성한다. 이러한 방법의 장점은 대상 회로에 대한 전문적인 지식이 없어도 항상 정확히 동작하는 모델을 쉽게 생성할 수 있다는 것이다. 또한 생성된 모델을 XMODEL의 event-driven 시뮬레이션 방식에 의해 SystemVerilog 상에서 빠르게 실행된다. |
|---|
|
임의의 아날로그 회로로부터 SystemVerilog 모.. |
|
| Scientific Analog |
XMODEL
| 기능 | 아날로그 회로의 동작을 SystemVerilog상에서 모델링하고, 이를 포함한 혼성신호 시스템 IC의 동작 및 성능을 빠르고 정확한 시뮬레이션을 통해 검증함 |
|---|
| 적용OS | Linux RedHat Enterprise 64-bit Release 5.0 이상 |
|---|
| 상세설명 | Scientific Analog사의 XMODEL은 모델을 기반으로 아날로그 및 혼성신호 IC시스템을 검증하는 시뮬레이터라는 점에서 기존의 시뮬레이터들인 Verilog-AMS, Matlab/Simulink, CppSim과 유사한 목적과 기능을 가지나, 정확도와 실행속도가 10~100배 이상 월등하다는 점, 순수한 디지털 시뮬레이터인SystemVerilog상에서 동작한다는 점, 비트에러율 같은 통계적인 분석이 가능하다는 점, 아날로그-디지털 co-simulation을 지원한다는 점 등이 차별성을 갖는다. |
|---|
|
아날로그 회로의 동작을 SystemVerilog상에서 .. |
|
| Scientific Analog |
XMODEL
| 기능 | 아날로그 회로의 동작을 SystemVerilog상에서 모델링하고, 이를 포함한 혼성신호 시스템 IC의 동작 및 성능을 빠르고 정확한 시뮬레이션을 통해 검증함 |
|---|
| 적용OS | - Linux RedHat Enterprise 64-bit Release 6.0 이상
- Synopsys VCS (I-2014.03 이후 버전), Cadence XCELIUM (18.09 이후 버전), 또는 Mentor Questa (10.4b이후 버전)
- Cadence Virtuoso Schematic Editor (IC 6.1.5 이후 버전) |
|---|
| 상세설명 | Scientific Analog사의 XMODEL은 모델을 기반으로 아날로그 및 혼성신호 IC시스템을 검증하는 시뮬레이터라는 점에서 기존의 시뮬레이터들인 Verilog-AMS, Matlab/Simulink, CppSim과 유사한 목적과 기능을 가지나, 정확도와 실행속도가 10~100배 이상 월등하다는 점, 순수한 디지털 시뮬레이터인SystemVerilog상에서 동작한다는 점, 비트에러율 같은 통계적인 분석이 가능하다는 점, 아날로그-디지털 co-simulation을 지원한다는 점 등이 차별성을 갖는다. |
|---|
|
아날로그 회로의 동작을 SystemVerilog상에서.. |
|
| Seloco |
MyCAD
| 기능 | Full custom Layout & Verification |
|---|
| 적용OS | Window XP, 7, 8, 10
|
|---|
| 상세설명 | MyChip Station Pro™
- LayEd Pro : A Full Custom Layout Editor
- MyDRC Pro : A Design Rule Checker
- LayNet Pro : SPICE Netlist Extractor & Electrical Rule Checker
- MyLVS Pro : Layout & Schematic Netlist Comparator
|
|---|
|
Full custom Layout & Verification |
|
| Siemens EDA |
Siemens EDA Universtiy Package
| 기능 | Circuit/ Layout/ verification simulation (Full&Mixed&Semi_custom) |
|---|
| 적용OS | Red Hat Enterprise (64bit) Linux 5, 6, 7
SuSE (SLES 10/11) (64bit) Linux |
|---|
| 상세설명 | 1) Calibre-DRC, LVS : Physical verification solution
2) Calibre-OPC : Resolution Enhancement Techniques (RET) & OPC solution
3) Calibre-XRC : Physical Layout의 Parasitic Extraction solution
4) ELDO : Circuit spice simulation
5) Pyxis : Schematic design & physical layout design solution
6) Questa-Questa, CDC, Formal : Logic simulation및 verification environment engine
7) Board Staion : Circuit and PCB design solution
8) Expedition Enterprise : Circuit and PCB design solution
9) ADiT : Circuit Fast spice simulation
10) Tessent : Design For Test(DFT) solution
11) HDS : Design entry creation and management, Verification Process define
12) HyperLynx :Board simulation
13) Capital : AUTOSAR ECU design solution
14) AUTOSAR : AUTOSAR ECU design solution
15) FloEFD : CFD (Computational Fluid Dynamics) solution
16) FloTHERM : Thermal analysis solution
17) FloVENT : Heating, Ventilation, and Air Conditioning analysis solution
18) Icanalyst : Circuit analysis solution |
|---|
|
Circuit/ Layout/ verification simulation (F.. |
|
| Sigasi |
Sigasi Studio
| 기능 | SystemVerilog/Verilog Coding and Verification Solution |
|---|
| 적용OS | Windows 10 (64bit) or newer, MacOS X latest version,
Linux RHEL 7.5 (64bit) or newer, RHEL 6.x,
Java 8 or higher,
Eclipse Version 4.7.3a Oxygen or higher
|
|---|
| 상세설명 | |
|---|
|
SystemVerilog/Verilog Coding and Verificati.. |
|
| Silvaco |
Smartspice&Expert
| 기능 | Analog Circuit Simulator & Layout Editor |
|---|
| 적용OS | Red Hat Enterprise Linux 5, 6 and 7 (64-bit)
Windows Professional 7, 8, 8.1 and 10 (64-bit)
|
|---|
| 상세설명 | 1) SmartSpice
- Analog Circuit simulation
2) Expert
- Layout Editor
3) GATEWAY
- Schematic Editor
|
|---|
|
Analog Circuit Simulator & Layout Editor |
|
| Synopsys |
ASIP Designer
| 기능 | Application-specific instruction-set Design Solution |
|---|
| 적용OS | |
|---|
| 상세설명 | |
|---|
|
Application-specific instruction-set Design.. |
|
| Synopsys |
PrimeSim Continuum Base
| 기능 | A Unified Workflow to Accelerate Design of Hyper-converged ICs |
|---|
| 적용OS | |
|---|
| 상세설명 | https://www.synopsys.com/implementation-and-signoff/ams-simulation.html# |
|---|
|
A Unified Workflow to Accelerate Design of .. |
|
| Synopsys |
Saber
| 기능 | Mechatronic system simulation |
|---|
| 적용OS | Red Hat Enterprise (64bit) Linux 6, 7
SUSE Linux Enterprise (64bit) 11, 12
Windows 7, 10 (64bit)
|
|---|
| 상세설명 | Mechatronic system simulation |
|---|
|
Mechatronic system simulation |
|
| Synopsys |
Synopsys Back-end Package
| 기능 | Physical Implementation / Physical Verification / parasitic extraction (P&R, DRC, LVS, LPE…) |
|---|
| 적용OS | Red Hat Enterprise (64bit) Linux 6, 7
SUSE Linux Enterprise (64bit) 11, 12
|
|---|
| 상세설명 | 1) Custom Designer
- Custom Design(Schematic, Simulation, Layout) solution
2) Custom Explorer
- Waveform Analysis & Display, Debugging, Verification Solution
3) Customsim
- AMS design & Simulation solution
4) Hercules
- Physical Verification( DRC, LVS )
5) Hspice
- Simulation
6) IC Compiler
- Place and Route
7) Star-RC
- Parasitic Extraction
|
|---|
|
Physical Implementation / Physical Verifica.. |
|
| Synopsys |
Synopsys Front-end Package
| 기능 | Functional and Formal verificaition/ RTL Synthesis |
|---|
| 적용OS | Red Hat Enterprise (64bit) Linux 6, 7
SUSE Linux Enterprise (64bit) 11, 12
|
|---|
| 상세설명 | 1) Design compiler
- Synthesis
2) DFT Compiler
- Design For Test (DFT)
3) Formality
- Equivalence Checking (EC)
4) Primetime
- Cell based 디자인시, Pre/Post Static Timing Analysis
5) VCS
- Pre/Post Functional Verification |
|---|
|
Functional and Formal verificaition/ RTL Sy.. |
|
| Synopsys |
Systems (구 Coware)
| 기능 | SoC Architecture exploration & Validation and S/W development |
|---|
| 적용OS | RedHat Enterprise 6, 7 (64bit)
SuSE Linux 11, 12 (64bit)
|
|---|
| 상세설명 | PA-MCO는 SoC Architecture level의 H/W and S/W 개발 환경 제공 |
|---|
|
SoC Architecture exploration & Validation a.. |
|
| Synopsys |
TCAD (Sentaurus)
| 기능 | Simulation |
|---|
| 적용OS | Red Hat Enterprise (64bit) Linux 6, 7
|
|---|
| 상세설명 | Synopsys 사의 TCAD는 반도체 제조 공정 및 디바이스 특성 확인의 solution을 제공 |
|---|
|
Simulation |
|
| Xilinx |
Vivado Design Suite
|
7nm, 20nm, 28nm FPGA design & simulation to.. |
Xilinx University Program으로 Donation 신청 |
