IC Design Education Center(IDEC)

[신설] 2026년 삼성 14nm FinFET 공정 지원 안내

- 대상 회차: SS014-2601회 (총 48팀 모집) | 모집 마감: ~ 2026. 06. 22(월)

안녕하세요, IDEC입니다.
IDEC에서는 2026년부터 국내 대학을 대상으로 삼성전자 14nm FinFET 공정을 본격적으로 지원하게 되었습니다. 
본 공정은 국가 핵심 기밀 기술로 분류되어 정보 노출 방지를 위한 엄격한 신설 보안 정책 및 칩 반납 의무가 적용됩니다
아래 공정 개요와 보안 요건을 반드시 숙지하여 참여해 주십시오. 

• 카메라 내장 모니터 필수 사용: 안면인식 및 이상행동 감지 프로그램, 캡처방지 프로그램을 상시 실행해야 합니다.
  ※ 설계자 외 타인이 화면에 들어오거나 핸드폰 등이 카메라에 감지되면 즉시 블루스크린으로 전환됩니다.
     (책상 뒷편 흰 벽 또는 파티션 배치 권장)
• 고정 고유 IP(Physical IP) 검증: 사전 등록 및 승인된 각 대학 연구실의 고유 IP 주소로만 IDEC 방화벽 접속이 허용됩니다[cite: 19].
• 칩 수령 후 6개월 내 전량 반납 의무: 시료 배포 후 6개월이 지나면 칩을 전량 반납해야 합니다. 
  ※ 패키지 상태이거나 부서진(테스트 중 파손된) 상태라도 반드시 실물을 전량 반납.
• 위반 시 제재 조치:
  반납 칩 개수 불일치 등 위반 사항 적발 시, 해당 연구실은 IDEC 전체 공정 참여 1년 제한 + 14nm 공정 참여 2년 제한의 엄격한 페널티가 부과됩니다.

* 본 공정은 지도교수님께서 위 보안 정책을 완전히 이해하고 준수한다는 조건 하에서만 참여 지원이 가능합니다. 수령 및 반납 역시 지도교수님이 직접 IDEC에 내방하여 진행하셔야 합니다.

• 독립 클라우드 인프라 일괄 제공: 설계 팀별 독립 서버 1대 + 라이센스 + 500 Mbps 인터넷 전용선 일괄 매칭

• 아날로그 PDK 사양: 메탈 스택(9M_3Mx_4Cx_1Gx_1UTM_LB), UTM 소자 및 RF 소자 지원, Cadence IC231 기반 (HSPICE, Spectre 시뮬레이터 모두 지원)
• 디지털 라이브러리: STD Cell, IO Cell, Memory Compiler 라이브러리 제공
  ※ 보안 정책에 따라 GDS 및 CDL 데이터는 설계팀 직접 배포가 제한되며, IDEC 서버 내에서만 참조 제어됩니다[cite: 33].
• ★ 설계 주의사항 (본드 패드 혼용 금지)
  삼성 가이드에 의거, 칩 하나당 본드 패드는 반드시 단 한 가지 타입으로 통일해야 합니다.
  Wire-bond 패드와 Bump 패드의 혼용은 불가능하므로 서브 모듈이 많은 팀은 사전에 구조를 확립하십시오.
  • Wire-bond 패드 선택 시: CoB(Chip on Board) 디자인 적용 가능하나 패키징은 팀별 자체 해결해야 함[cite: 38, 39].
  • Bump 패드 선택 시: 삼성 Copper Pillar Bump 셀 제작 지원 및 IDEC에서 확립한 FlipChip BGA 256 연계 지원[cite: 41, 42, 47].

[IDEC 공식 지원 한도] : Fab-Out 이후에는 ① Saw 및 Gel Pack 단위 배포, ② FlipChip BGA 256 패키지(240 Pin Connected + 16 Not Connected) 제작 지원의 2가지 서비스만 완결 제공되며 그 외 추가 가공은 지원하지 않습니다[cite: 45, 46, 47, 48].