센터명 | 강의형태 | 강의제목 | 강의일자 /신청기간 |
상태 |
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본센터 | 대면 | (개설취소)[IDEC연구원교육]Cell-Based Chip Design Flow 교육 |
2022-04-04 ~ 2022-04-08 2022-03-23 ~ 2022-03-30 |
폐강 |
본센터 | 대면 | MPW 칩 검증을 위한 보드 회로설계 및 PCB 실무교육 |
2022-03-25 ~ 2022-03-25 2022-03-15 ~ 2022-03-22 |
마감 |
본센터 | 대면 | PCB Design Course using OrCAD PCB Designer |
2022-03-23 ~ 2022-03-24 2022-03-08 ~ 2022-03-21 |
마감 |
본센터 | 온라인 | GPU 아키텍쳐와 CUDA 프로그래밍 모델 |
2022-02-24 ~ 2022-02-24 2022-02-01 ~ 2022-02-22 |
마감 |
본센터 | 대면 | (폐강) Xilinx ZYNQ Device 설계 교육 |
2022-02-21 ~ 2022-02-23 2022-01-27 ~ 2022-02-17 |
폐강 |
본센터 | 온라인 | [Cadence] Innovus Implementation System |
2022-02-17 ~ 2022-02-17 2022-01-26 ~ 2022-02-15 |
마감 |
본센터 | 온라인 | XMODEL을 활용한 고속인터페이스 모델링 및 시뮬레이션 |
2022-02-14 ~ 2022-02-15 2022-01-31 ~ 2022-02-10 |
마감 |
본센터 | 온라인 | 아날로그 회로의 직관적 해석 |
2022-02-10 ~ 2022-02-11 2022-01-18 ~ 2022-02-08 |
마감 |
본센터 | 대면 | 인공지능반도체 설계: Deep-Learning Processing Unit Design and Implementation |
2022-01-27 ~ 2022-01-28 2022-01-13 ~ 2022-01-24 |
마감 |
본센터 | 대면 | [Cadence] Virtuoso ADE Explorer and Assembler |
2022-01-24 ~ 2022-01-25 2021-12-31 ~ 2022-01-20 |
마감 |
본센터 | 대면 | ARM Cortex-M 프로세서 기반의 펌웨어 설계실무 |
2022-01-19 ~ 2022-01-21 2021-12-30 ~ 2022-01-17 |
마감 |
본센터 | 대면 | Intel FPGA를 이용한 Verilog (1차) |
2022-01-04 ~ 2022-01-06 2021-12-14 ~ 2022-01-02 |
폐강 |
본센터 | 대면 | Intel FPGA를 이용한 Verilog |
2022-02-07 ~ 2022-02-09 2021-12-23 ~ 2021-12-23 |
마감 |
본센터 | 온라인 | [Synopsys] SystemVerilog Verification with UVM |
2021-11-15 ~ 2021-11-16 2021-10-19 ~ 2021-11-11 |
마감 |
본센터 | 대면 & 온라인 | [IDEC 연구원 강좌] S28 공정용 Cell-Based 설계 Flow 교육 |
2021-11-01 ~ 2021-11-05 2021-10-14 ~ 2021-10-28 |
마감 |
본센터 | 온라인 | [Siemens EDA] Verilog/SystemVerilog Basic with QuestaSim Logic Simulator |
2021-10-27 ~ 2021-10-27 2021-10-12 ~ 2021-10-25 |
마감 |
본센터 | 온라인 | 반도체소자 및 CMOS 집적공정 |
2021-10-25 ~ 2021-10-26 2021-10-07 ~ 2021-10-21 |
마감 |
본센터 | 온라인 | [Synopsys] IC Compiler II를 활용한 Block-level Auto P&R |
2021-10-19 ~ 2021-10-21 2021-10-05 ~ 2021-10-17 |
마감 |
본센터 | 온라인 | [Siemens EDA] 반도체 Layout 기생소자 추출을 위한 Calibre xRC |
2021-10-07 ~ 2021-10-08 2021-09-16 ~ 2021-10-04 |
마감 |
본센터 | 온라인 | [Siemens EDA] C/C++알고리즘 디자인으로부터 Verilog RTL을 구현/생성할 수 있는 Catapult High Level S.. |
2021-10-05 ~ 2021-10-05 2021-09-17 ~ 2021-09-30 |
마감 |