| 캠퍼스 | 부산대 | 구분 | 설계강좌 / Digital / 초중급 / 이론+실습 | 마감 | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
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| 강의제목 | Verilog을 이용한 Digital System 설계 | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| 강의일자 | 2018-08-28 ~ 2018-08-30 | 신청 및 취소기간 | 2018-07-26 00:00 ~ 2018-08-26 23:59 | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| 강의형태 | 대면 | 신청현황 | 56/48명 | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| 수강료(일반) | 무료 | 수강료(학생) | 무료 | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| 수강대상 | 2학년 수료자,디지털논리회로 설계 초보자 | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| 사전지식 선수과목 |
논리회로 | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
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[강의개요] 디지털 하드웨어 설계의 국제 표준언어인 Verilog HDL의 기초이론과 응용에 대하여 학습한다. 습득한 이론을 바탕으로 기능 블록을 설계하고, 최종적으로 디지털 전자시계의 전체 기능을 Verilog HDL을 이용하여 설계한 후에 Training Kit에 Download 하여 기능을 확인한다.
[강좌효과] 90년 초까지는 디지털 하드웨어의 설계가 설계자의 머리와 손으로 진행되다보니, 방대한 신호 bit 정보로 인하여 디지털 하드웨어 구조가 매우 다양하고 모든 조합을 고려하기가 힘들었다. 이 강좌는 논리회로의 기초적인 이론을 이해하는 학생이면, 디지털 하드웨어 설계가 Verilog HDL을 이용하면 매우 쉽다는 것을 이해하게 된다.
[강의장소] 부산대학교 제6공학관 3층 6309-2호 반도체설계교육센터 ※정문에서 왼쪽 두 번째 건물
[접수마감] 8월 26일 ※수강취소를 원할시 마감 전 홈페이지에서 취소신청 바랍니다. 마감 후 취소신청은 불가하며 무단결석시 블랙리스트로 등재되어 수강신청이 제한됩니다. ※무단결석자 조치 - 최근 1년간 2회 이상 무단 결석시, 3개월간 교육신청 차단됩니다!!!(현시행중)
※문의사항 ☎051-517-0172 , e-mail; idec@pusan.ac.kr 강좌상세
강의장소담당자 연락처
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