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캠퍼스 본센터 구분 Tool강좌 / Digital / 중급 / 이론 마감
강의제목 [Synopsys] SystemVerilog Testbench
강의일자 2021-02-16 ~ 2021-02-17 신청 및 취소기간 2021-01-22 00:00 ~ 2021-02-14 23:59
강의형태 온라인 신청현황 314/320명
수강료(일반) 무료 수강료(학생) 무료
수강대상 SystemVerilog를 배우고자 하는 Engineer/학생
사전지식
선수과목		 필수: Verilog
강의목표

SoC 개발에서 Verification의 비중이 증가하고 있다. 산업계에서 Verification Language로 많이 사용하는 System Verilog를 배우고 이를 이용해서 Testbench 작성하는 법을 배운다. 그리고 System Verilog를 이용한 UVM에 대해 살펴본다.

강의개요

•System Verilog 문법을 익힌다.
•DUT(Design)를 SystemVerilog Testbench를 이용해서Coverage-driven random stimulus를 이용한 검증방법을 익힌다.

참고사항

♦ 해당 강좌는 이론만 진행되며, 실습은 관람만 가능하오니 이점 유의하시어 수강신청 바랍니다.
♦ 출석 100%, 퀴즈 3/5문제 통과시 수료증이 발급됩니다.
♦ 수강신청 기간 내에 홈페이지에서 수강 취소해야 정상 취소처리 됩니다.
♦ 1개 교육에 대해 전일 결석시, 추후 3개월간 수강신청이 자동차단됩니다. (취소는 홈페이지에서 직접 가능)

강좌상세
일자 2021-02-16 시간 09:00 ~ 12:00 강사 김기욱 부장 Synopsys
내용 ○ VCS / Verdi 소개
○ Systemverilog Verification Environment
○ System Verilog Language Basic 1
일자 2021-02-16 시간 13:00 ~ 18:00 강사 김기욱 부장 Synopsys
내용 ○ System Verilog Language Basic 2
○ Concurrency
○ OOP – Encapsulation (Class)
일자 2021-02-17 시간 09:00 ~ 12:00 강사 김기욱 부장 Synopsys
내용 ○ OOP - Randomization
○ OOP - Inheritance
일자 2021-02-17 시간 13:00 ~ 18:00 강사 김기욱 부장 Synopsys
내용 ○ Inter-Thread Communications
○ Functional Coverage
○ UVM 기초
강의장소

온라인 ZOOM 강의 (수강생 확정후 강의실 링크 이메일 공유 예정)

담당자 연락처
  • 본센터 담당자 : 전우숙
  • 연락처 : 042-350-4425
  • 이메일 : mayj@kaist.ac.kr

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