| 캠퍼스 | 본센터 | 구분 | Tool강좌 / Digital / 초중급 / 이론+실습 | 마감 | ||||||||||||||||||||||||||||||||||||||||||||||||
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| 강의제목 | [Siemens EDA] C/C++알고리즘 디자인으로부터 Verilog RTL을 구현/생성할 수 있는 Catapult High Level Synthesis 교육 | |||||||||||||||||||||||||||||||||||||||||||||||||||
| 강의일자 | 2022-05-18 ~ 2022-05-19 | 신청 및 취소기간 | 2022-04-20 00:00 ~ 2022-05-15 23:59 | |||||||||||||||||||||||||||||||||||||||||||||||||
| 강의형태 | 대면 | 신청현황 | 33/30명 | |||||||||||||||||||||||||||||||||||||||||||||||||
| 수강료(일반) | 무료 | 수강료(학생) | 무료 | |||||||||||||||||||||||||||||||||||||||||||||||||
| 수강대상 | C/C++ 알고리즘으로 부터 Verilog RTL을 구현하는데 관심이 있는 엔지니어 및 학생 / High Level Synthesis 관심 엔지니어 및 학생 | |||||||||||||||||||||||||||||||||||||||||||||||||||
| 사전지식 선수과목 |
C/C++, Verilog HDL, Linux 기본 | |||||||||||||||||||||||||||||||||||||||||||||||||||
강의목표C/C++로 설계한 알고리즘으로부터 Verilog RTL을 구현/생성하는 High Level Synthesis에 대한 개념과 그 Tool의 사용 방법을 익힘 강의개요최근 AI/ML, 영상처리 및 Codec과 같은 복잡한 application에서는 C/C++로 기술한 알고리즘이 많이 있습니다. 이와 같은 SW 알고리즘을 FPGA 또는 ASIC을 target으로하여 하드웨로 만들게 되는데요. 이때 하드웨어 구현을 위해서 Verilog RTL로 기술하고 이를 검증하는 것은 단순 한 구현이 아닌 경우가 대부분 입니다. 하드웨어적인 아키텍처를 탐색하고 실제 구현가능한 구조인지, 면적은 얼마인지, 또 전력을 얼마나 소모할 지 등에 대한 고려가 필수적입니다. 이에 따라 SW 알고리즘에서 부터 HW RTL로의 변환시 많은 제약사항과 어려움이 있는데요. 본 강의에서는 Siemens EDA (Mentor) Catapult HLS를 활용하여 C/C++로 설계한 알고리즘을 어떻게 효과적으로 하드웨어로 구현할 지에 대해서 알아보겠습니다. 또한Verilog RTL로 구현/생성하는 개념과 그 Tool 사용 방법을 익힐 수 있습니다. 참고사항♦ 출석 100%, 퀴즈 3/5문제 통과시 수료증이 발급됩니다. 강좌상세
강의장소대전 KAIST N26동 1층 실습실 담당자 연락처
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