반도체설계교육센터

캠퍼스

한양대

구분

설계강좌 / Digital / 중급 / 이론+실습

마감

강의제목

Verilog HDL 중고급 이론 및 응용

강의일자

2022-05-26 ~ 2022-05-27

신청 및 취소기간

2022-05-09 00:00 ~ 2022-05-23 23:59

강의형태

온라인

신청현황

250/250명

수강료(일반)

무료

수강료(학생)

무료

수강대상

학부, 석.박사 과정 학생, 기업 및 연구소 연구원, 일반인

사전지식
선수과목

디지털 논리 회로
Verilog HDL 기초 이론

<실습 Tool>
 Cadence ncverilog, simvision
 Synopsys designvision

강의목표

Verilog HDL에 대한 중급 및 고급 이론과 이를 활용하여 디지털 회로를 설계하는 기법을 강의와 실습을 통하여 학습함

강의개요

시스템 IC 분야에서 가장 널리 사용하는 하드웨어기술언어 Verilog HDL에 대한 이론과 이를 응용하여 회로를 설계하는 기법을 강의한다. Verilog HDL의 기본 구문을 살펴본 다음, 심화 내용으로서 non-determinism, non-blocking assignment 등을 concurrent process, simulation timing model과 같은 이론을 바탕으로 설명한다. 실습으로서 비디오 압축 표준 HEVC의 transform 모듈을 Verilog HDL을 이용하여 설계하는 과정을 보여준다.

참고사항

♦ 출석 100%, 퀴즈 3/5문제 통과시 수료증이 발급됩니다.
♦ 수강신청 기간 내에 홈페이지에서 수강 취소해야 정상 취소처리 됩니다.
♦ 1개 교육에 대해 전일 결석시, 추후 3개월간 수강신청이 자동차단됩니다. (취소는 홈페이지에서 직접 가능)

강좌상세

일자	2022-05-26	시간	10:00 ~ 12:00	강사	조경순 교수 한국외국어대학교
내용	Verilog HDL의 기본 구문을 살펴본 다음, Verilog HDL이 제공하는 concurrent process의 개념을 소개하고 이를 제어하는 수단으로 event 제어문 및 wait 문장에 관하여 설명한다

일자	2022-05-26	시간	13:00 ~ 17:00	강사	조경순 교수 한국외국어대학교
내용	Verilog HDL이 제공하는 primitive logic gate와 continuous assignment 문장을 이용하여 하위 수준에서 회로를 기술하는 방법을 소개한다. Verilog HDL로 설계한 회로를 simulation할 때 적용되는 타이밍 모델에 대해서 강의한다. 병렬 언어인 Verilog HDL에서 발생하는 non-determinism을 이해하고, blocking assignment와 non-blocking assignment의 차이점을 공부한다.

일자	2022-05-27	시간	10:00 ~ 12:00	강사	조경순 교수 한국외국어대학교
내용	논리 합성에 대해서 그 개념을 소개하고, 여러 가지 예제를 통하여 논리 합성을 고려한 Verilog HDL 코딩 기법에 대해 살펴본다.

일자	2022-05-27	시간	13:00 ~ 17:00	강사	조경순 교수 한국외국어대학교
내용	비디오 압축 표준인 HEVC의 전체적인 기본 개념을 소개하고, 중요 구성 요소로서 공간 영역의 자료를 주파수 영역의 자료로 변환시켜 주는 transform에 대한 이론과 연산 알고리즘을 강의한다. 이론과 연산 알고리즘을 바탕으로 transform 기능을 갖는 회로를 Verilog HDL을 이용하여 설계, 검증하고 합성하는 과정을 보여준다.

강의장소

온라인(ZOOM)강의: 강의 하루전에 등록된 이메일로 강의실 안내드립니다.

담당자 연락처

한양대 담당자 : 박명희
연락처 : 031-400-4079
이메일 : ipc@hanyang.ac.kr

마감

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