강의목표
MATLAB및Simulink기반으로 설계한 알고리즘을 시뮬레이션 하고,
이로부터 HDL 코드를 자동생성 및 검증하는 워크플로우 이해합니다.
아울러, 시뮬레이션에서 사용한 입력을 Testbench로 자동 생성하여 검증 시간을 단축하는 방법에 대해서 알아봅니다.
강의개요
♦ MATLAB과 Simulink를 이용해 신호처리/통신/제어/영상처리와 같은
다양한 분야의 알고리즘을 설계 및 시뮬레이션하고, 고정소수점 변환과 최적화 옵션을 적용하여 설계목표에 부합하는 HDL 코드를 자동 생성해내고 검증합니다. 본 강좌에서 다루는 내용은 다음과 같습니다.
- 모델 기반설계를 이용한 알고리즘의 빠른 프로토타이핑
- MATLAB/Simulink에서 HDL코드(Verilog/VHDL)의 자동생성/최적화
- HDL Verifier를 이용한 자동생성 코드 및 레거시 코드의 검증
- 상용 Programmable SoC를 타겟으로 한 IP Core 생성 워크플로우
참고사항
♦ 출석 100%, 퀴즈 3/5문제 통과시 수료증이 발급됩니다.
♦ 수강신청 기간 내에 홈페이지에서 수강 취소해야 정상 취소처리 됩니다.
♦ 1개 교육에 대해 전일 결석시, 추후 3개월간 수강신청이 자동차단됩니다. (취소는 홈페이지에서 직접 가능)
강좌상세
| 일자 |
2022-09-01 |
시간 |
10:00 ~ 12:00 |
강사 |
정승혁 차장 MathWorks Korea |
| 내용 |
♦ Simulink to HDL Workflow
- Simulink Introduction (Simulink기반 모델 설계)
- Fixed-point optimization (고정 소수점 자동 변환)
- Automatic HDL Code Generation (자동 HDL코드 생성)
- Improve timing through pipelining (Speed 최적화)
- Reduce area through folding (Area최적화 옵션) |
| 일자 |
2022-09-01 |
시간 |
13:00 ~ 17:00 |
강사 |
정승혁 차장 MathWorks Korea |
| 내용 |
♦ HDL Verification & Prototyping on FPGA
- Establishing requirements traceability
(요구사양과 모델간 추적성 연결)
- Cosimulation with RTL simulator
(HDL Simulator를 연동한 HDL코드 검증)
- Regression testing with FPGA-in-the-Loop
(FPGA-in-the-loop를 이용한 하드웨어상에서 검증)
- Rapid Prototyping on FPGA evaluation board
(FPGA 보드 프로토타이핑)
♦ Programmable SoC Design Workflow
- IP Core Generation Workflow (AXI IP생성 워크플로우)
- Programmable SoC Prototyping (SoC 프로토타이핑) |
강의장소
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담당자 연락처
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