강의목표
학부과정으로 배운 컴퓨터 구조 지식을 바탕으로 RISC-V 프로세서의 구조 및 명령어 셋(ISA)에 대해 이해하고, Single-Cycle 및 Pipeline 구조의 32비트 RISC-V CPU를 VerilogHDL을 이용하여 설계하고 설계된 RISC-V CPU에 LED, SEGMENT, TIMER와 같은 주변 장치와 함께 FPGA에 구현 및 검증한다.
강의개요
- 32비트 RISC-V 명령어 셋에 대한 이해
- RISC-V 어셈블리어 및 툴체인 환경 이해
- 32비트 Single-Cycle RISC-V CPU 프로세서 설계
- 32비트 Pipeline RISC-V CPU 프로세서 설계
- 메모리 맵 이해 및 주변 장치 설계
- RISC-V CPU와 주변 장치 검증을 위한 Firmware 작성
- RISC-V FPGA 구현 가이드라인
- 오픈소스 RISC-V 프로세서에 대한 Use Case
참고사항
♦ 출석 100%, 퀴즈 3/5문제 통과시 수료증이 발급됩니다.
♦ 수강신청 기간 내에 홈페이지에서 수강 취소해야 정상 취소처리 됩니다.
♦ 1개 교육에 대해 전일 결석시, 추후 3개월간 수강신청이 자동차단됩니다. (취소는 홈페이지에서 직접 가능)
강좌상세
| 일자 |
2023-02-08 |
시간 |
09:30 ~ 12:00 |
강사 |
김용우 교수 상명대학교 |
| 내용 |
○ 강의소개
○ 32비트 RISC-V 프로세서 및 명령어 셋에 대한 이해
○ RISC-V 어셈블리어 및 툴체인 환경 이해
|
| 일자 |
2023-02-08 |
시간 |
13:00 ~ 17:30 |
강사 |
김용우 교수 상명대학교 |
| 내용 |
○ VerilogHDL 시뮬레이션 환경 설정
○ Digital building block 설계: Memory, ALU, Register File
|
| 일자 |
2023-02-09 |
시간 |
09:30 ~ 12:00 |
강사 |
김용우 교수 상명대학교 |
| 내용 |
○ Single-Cycle RISC-V CPU Datapath 설계
○ Single-Cycle RISC-V CPU Controller 설계
○ Single-Cycle RISC-V CPU 통합 검증
|
| 일자 |
2023-02-09 |
시간 |
13:00 ~ 17:30 |
강사 |
김용우 교수 상명대학교 |
| 내용 |
○ Pipeline RISC-V CPU Datapath/Controller 설계
○ Pipeline RISC-V CPU 통합 검증
|
| 일자 |
2023-02-10 |
시간 |
09:30 ~ 12:00 |
강사 |
김용우 교수 상명대학교 |
| 내용 |
○ LED, SEGMENT, TIMER 주변 장치 통합
○ Pipeline RISC-V CPU FPGA 포팅시 고려할 점
|
| 일자 |
2023-02-10 |
시간 |
13:00 ~ 17:30 |
강사 |
김용우 교수 상명대학교 |
| 내용 |
○ 오픈소스 RISC-V 프로세서 Use case (1)
○ 오픈소스 RISC-V 프로세서 Use case (2)
|
강의장소
대전 KAIST N26동 1층 실습실
담당자 연락처
|
