| 캠퍼스 | 본센터 | 구분 | 설계강좌 / Digital / 초중급 / 이론+실습 | 마감 | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
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| 강의제목 | AMD Xilinx FPGA HW 구성 이해 및 설계 | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| 강의일자 | 2023-05-31 ~ 2023-06-02 | 신청 및 취소기간 |
석·박사 : 2023-05-04 00:00 ~ 2023-05-10 23:59 전 체 : 2023-05-11 00:00 ~ 2023-05-28 23:59 |
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| 강의형태 | 대면 | 신청현황 | 23/35명 | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| 수강료(일반) | 무료 | 수강료(학생) | 무료 | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| 수강대상 | 대학(원)생, 회사원 | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| 사전지식 선수과목 |
디지털 논리 회로 이해 HDL(VHDL, Verilog) 기본 지식 및 Xilinx FPGA 사용 경험 |
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강의목표- 7-Series FPGA 아키텍쳐 이해를 통한 디자인 구성 강의개요Xilinx Vivado SW 이해를 기반으로 프로젝트 진행 및 7-Series FPGA의 Architecture 이해를 통해 실습을 하며, HDL 설계 실습을 통한 로직 설계 기반으로 디자인을 FPGA에 다운로드 하여 로직 검증 및 디버깅을 한다. 참고사항♦ 5월 29일(월) 석가탄신일 대체공휴일로 강의 날짜가 변경되었습니다. (05.02 변경) 강좌상세
강의장소대전 KAIST N26동 1층 실습실 담당자 연락처
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