
캠퍼스 | 광운대-아카데미 | 구분 | Tool강좌 / 공통 / 중급 / 이론+실습 | 마감 | ||||||||||||||||||||||||||||||||||||
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강의제목 | SystemVerilog를 이용한 검증 방법론 | |||||||||||||||||||||||||||||||||||||||
강의일자 | 2023-06-21 ~ 2023-06-23 | 신청 및 취소기간 |
재직자 : 2023-05-24 00:00 ~ 2023-05-30 23:59 전 체 : 2023-05-31 00:00 ~ 2023-06-14 23:59 |
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강의형태 | 대면 | 신청현황 | 26/30명 | |||||||||||||||||||||||||||||||||||||
수강료(일반) | 무료 | 수강료(학생) | 무료 | |||||||||||||||||||||||||||||||||||||
수강대상 | 기업 및 연구소 연구원, 일반인 | |||||||||||||||||||||||||||||||||||||||
사전지식 선수과목 |
Verilog | |||||||||||||||||||||||||||||||||||||||
강의목표1. SystemVerilog class를 이용하여 검증 환경을 구성할 수 있다. 강의개요1. Verification methodologies 참고사항♦ 출석 100%, 퀴즈 3/5문제 통과시 수료증이 발급됩니다. 강좌상세
강의장소광운대학교 IDEC아카데미 강의실 담당자 연락처
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