| 캠퍼스 | 전남대-아카데미 | 구분 | 설계강좌 / Digital / 중급 / 이론+실습 | 마감 | ||||||||||||||||||||||||||||||||||||||||||||||||
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| 강의제목 | Verilog를 사용한 마이크로프로세서 설계 | |||||||||||||||||||||||||||||||||||||||||||||||||||
| 강의일자 | 2023-07-27 ~ 2023-07-28 | 신청 및 취소기간 |
재직자 : 2023-06-26 00:00 ~ 2023-07-02 23:59 전 체 : 2023-07-03 00:00 ~ 2023-07-21 23:59 |
|||||||||||||||||||||||||||||||||||||||||||||||||
| 강의형태 | 대면 | 신청현황 | 11/30명 | |||||||||||||||||||||||||||||||||||||||||||||||||
| 강의형태 | 온라인 | 신청현황 | 100/100명 | |||||||||||||||||||||||||||||||||||||||||||||||||
| 수강료(일반) | 무료 | 수강료(학생) | 무료 | |||||||||||||||||||||||||||||||||||||||||||||||||
| 수강대상 | Verilog HDL을 사용한 마이크로프로세서 설계에 관심있는 재직자 및 학부생, 대학원생 | |||||||||||||||||||||||||||||||||||||||||||||||||||
| 사전지식 선수과목 |
C언어 | |||||||||||||||||||||||||||||||||||||||||||||||||||
강의목표Verilog 문법이해 강의개요조합회로, 순차회로 그리고 FSM에 대한 Verilog HDL 문법과 합성을 위한 코딩 방법을 학습한다. Xilinx의 Vivado를 사용한 FPGA구현, 테스트벤치작성, 시뮬레이션 방법을 학습한다. 참고사항♦ 출석 100%, 퀴즈 3/5문제 통과시 수료증이 발급됩니다. 강좌상세
강의장소전남대학교 공과대학 7호관 담당자 연락처
|
||||||||||||||||||||||||||||||||||||||||||||||||||||
마감
로그인 후 신청 가능합니다.