| 캠퍼스 | 광운대-아카데미 | 구분 | Tool강좌 / Digital / 중급 / 이론+실습 | 마감 | ||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|---|
| 강의제목 | SystemVerilog HDL의 이해 | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| 강의일자 | 2023-07-12 ~ 2023-07-14 | 신청 및 취소기간 |
재직자 : 2023-06-23 00:00 ~ 2023-06-29 23:59 전 체 : 2023-06-30 00:00 ~ 2023-07-05 23:59 |
|||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| 강의형태 | 대면 | 신청현황 | 24/30명 | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| 강의형태 | 온라인 | 신청현황 | 41/30명 | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| 수강료(일반) | 무료 | 수강료(학생) | 무료 | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| 수강대상 | 기업 및 연구소 연구원, 일반인 | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
| 사전지식 선수과목 |
Verilog/Verilog 2001 | |||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
강의목표SystemVerilog(SV) HDL은 디지털 논리회로의 모델링, 설계, 시뮬레이션, 검증에 사용되는 종합 설계 언어로서 Verilog(IEEE1364)를 기반하며, 다양한 개념의 설계와 검증에의 응용을 고려하여 기능이 대폭 확장되어 IEEE1800이라는 국제표준으로 제공되고 있다. 본 강의는 설계 현장에 있는 기존 Verilog사용자들에게 SV의 확장된 기능을 이해하고, 설계와 검증 실무에서 SV를 어떻게 적용할 것인지를 안내하고자 한다. 그러므로 본 강의는 특히, 디지털 로직 시뮬레이션의 원리와 상위개념의 모델링 기법, 그리고 advanced testbench를 구성하기 위한 기본 요소들에 대한 이해에 중점을 두고 진행된다. 강의개요PART-1: Design Construct 참고사항♦ 출석 100%, 퀴즈 3/5문제 통과시 수료증이 발급됩니다. 강좌상세
강의장소광운대학교 IDEC아카데미 실습실 담당자 연락처
|
||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||||
마감
로그인 후 신청 가능합니다.