강의목표
Verilog hardware description language (HDL)의 문법을 학습하고, 디지털 회로를 설계하고 간단히 검증하는데 필요한 구현 및 툴 이용 방법을 학습한다.
강의개요
- 디지털회로 구현에 필요한 Verilog HDL 문법 학습
- Verilog HDL을 이용한 조합회로 및 순차회로 구현 실습
참고사항
♦ 출석 100%, 퀴즈 3/5문제 통과시 수료증이 발급됩니다.
♦ 수강신청 기간 내에 홈페이지에서 수강 취소해야 정상 취소처리 됩니다.
♦ 1개 교육에 대해 전일 결석시, 추후 3개월간 수강신청이 자동차단됩니다. (취소는 홈페이지에서 직접 가능)
강좌상세
| 일자 |
2023-08-08 |
시간 |
10:00 ~ 12:00 |
강사 |
이준환 교수 광운대학교 |
| 내용 |
○ Verilog 소개 및 기본 용어 학습
○ Binary number system 학습
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| 일자 |
2023-08-08 |
시간 |
13:00 ~ 17:00 |
강사 |
이준환 교수 광운대학교 |
| 내용 |
○ 간단한 조합회로 설계 및 검증 실습
○ Ripple carry adder 설계 실습
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| 일자 |
2023-08-09 |
시간 |
10:00 ~ 12:00 |
강사 |
이준환 교수 광운대학교 |
| 내용 |
○ Verilog 조합회로 모델링 문법 학습
○ Carry look ahead (CLA) adder 이론 학습
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| 일자 |
2023-08-09 |
시간 |
13:00 ~ 17:00 |
강사 |
이준환 교수 광운대학교 |
| 내용 |
○ CLA adder 설계 실습
○ Substractor 설계 실습
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| 일자 |
2023-08-10 |
시간 |
10:00 ~ 12:00 |
강사 |
이준환 교수 광운대학교 |
| 내용 |
○ 순차회로 설계에 필요한 Verilog 문법 학습
○ 순차회로 이론 review
○ 순차회로 timing constraints
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| 일자 |
2023-08-10 |
시간 |
13:00 ~ 17:00 |
강사 |
이준환 교수 광운대학교 |
| 내용 |
○ Flip flop w/ reset구현 실습
○ Register file 구현
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| 일자 |
2023-08-11 |
시간 |
10:00 ~ 12:00 |
강사 |
이준환 교수 광운대학교 |
| 내용 |
○ Finite state machine (FSM) 설계에 필요한 Verilog 문법 학습
○ FSM coding style 학습
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| 일자 |
2023-08-11 |
시간 |
13:00 ~ 17:00 |
강사 |
이준환 교수 광운대학교 |
| 내용 |
○ FSM 구현 실습 |
강의장소
비마관 528호
담당자 연락처
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