재직자 우선 교육

강의목표

• Build a SystemVerilog verification environment
• Define testbench components using object-oriented programing
• Develop a stimulus generator to create constrained random test stimulus
• Develop device driver routines to drive DUT input with stimulus from generator
• Develop device monitor routines to sample DUT output
• Develop self-check routines to verify correctness of DUT output
• Abstract DUT stimulus as data objects
• Execute device drivers, monitors and self-checking routines concurrently
• Communicate among concurrent routines using events, semaphores and mailboxes
• Develop functional coverage to measure completeness of test
• Use SystemVerilog Packages

강의개요

3일동안 System verilog를 이용한 testbench를 만들기를 위해 필요한 이론을 학습하고 실습을 진행합니다.
이 과정을 마치면, OOP를 이용해 System Verilog testbench를 만들고 Coverage를 이용해 DUT를 검증할 능력을 갖추게 됩니다.
Testbench(TB)를 program을 이용해 만들고, interface를 통해 TB와 DUT간 통신을 하는 방법을 알게됩니다.
System verilog는 일종의 software language이기 때문에 Obejct Oriented Programming을 사용합니다. OOP에 대해서 이해하고, testbench를 효율적으로 짤 수 있는 방법을 학습합니다.
Randomization을 통해 검증타겟에 가까이 가는 방법을 배웁니다. Functional coverage에 대해서도 심도있게 학습합니다.
System verilog를 발전시켜, testbench methodology library인 UVM에 대해서도 논의하여, 어떻게 testbench methodology가 진화했는지도 학습합니다.
실습을 통해 테스트벤치만들고, DUT에 보낼 input vector 생성, DUT drive 및 샘플링, coverage 샘플링 등으로 검증의 전체과정을 학습할 수 있습니다.

참고사항

♦ 출석 100%, 퀴즈 3/5문제 통과시 수료증이 발급됩니다.
♦ 수강신청 기간 내에 홈페이지에서 수강 취소해야 정상 취소처리 됩니다.
♦ 1개 교육에 대해 전일 결석시, 추후 8개월간 수강신청이 자동차단됩니다. (취소는 홈페이지에서 직접 가능)

강좌상세

강의장소

대전 KAIST N26동 1층 실습실

담당자 연락처

• 본센터-아카데미 담당자 : 김은주
• 연락처 : 042-350-8535
• 이메일 : eunjukim@kaist.ac.kr