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캠퍼스 광운대-아카데미 구분 설계강좌 / 공통 / 중급 / 이론 마감
강의제목 디지털 집적회로 Verilog 설계 기초
강의일자 2025-07-07 ~ 2025-07-08 신청 및 취소기간 재직자 : 2025-06-17 00:00 ~ 2025-06-23 23:59
전  체  : 2025-06-24 00:00 ~ 2025-06-30 23:59
강의형태 대면 신청현황 13/30명
강의형태 온라인 신청현황 70/70명
수강료(일반) 무료 수강료(학생) 무료
수강대상 재직자, 대학원생, 학부생
사전지식
선수과목		 디지털로직, 회로이론, 전자회로, 컴퓨터구조, VLSI, 반도체 기초 등
강의목표

디지털 로직 게이트와 조합/순차회로를 이해하고 Verilog HDL을 활용한 디지털 시스템 설계 기법을 학습한다.

강의개요

- 디지털 로직 게이트
- 디지털 블록과 구조 (조합, 논리회로)
- Verilog HDL 기초 및 응용

참고사항

♦ 출석 100%, 퀴즈 3/5문제 통과시 수료증이 발급됩니다.
♦ 수강신청 기간 내에 홈페이지에서 수강 취소해야 정상 취소처리 됩니다.
♦ 1개 교육에 대해 전일 결석시, 향후 8개월간 수강 신청이 자동으로 제한되며, 기존 수강신청도 전면 취소됩니다

강좌상세
일자 2025-07-07 시간 10:00 ~ 17:00 강사 김영민 교수 홍익대학교
내용 [오전 시간 : 10:00 ~ 12:00]
○ 디지털 로직 게이트
○ 트랜지스터 수준의 로직 게이트 구현

[오후 시간 : 13:00 ~ 17:00]
○ 조합회로와 타이밍
○ 순차회로와 타이밍
일자 2025-07-08 시간 10:00 ~ 17:00 강사 김영민 교수 홍익대학교
내용 [오전 시간 : 10:00 ~ 12:00]
○ Verilog HDL 기초

[오후 시간 : 13:00 ~ 17:00]
○ Verilog HDL 기반의 로직 게이트 및 조합/순차회로 설계 방법
강의장소

♦ [대면] 광운대학교 비마관 528호
♦ 강의자료 및 안내: 수강자에게 이메일로 안내
♦ IDEC에 등록된 이메일이 정확한지 확인 및 업데이트 바랍니다.(스팸처리 유의)

담당자 연락처
  • 광운대-아카데미 담당자 : 김하님
  • 연락처 : 02-940-8487
  • 이메일 : kwideca@kw.ac.kr

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