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캠퍼스 광운대-아카데미 구분 설계강좌 / Digital / 초중급 / 이론+실습 마감
강의제목 Verilog HDL을 이용한 디지털회로 설계
강의일자 2025-08-18 ~ 2025-08-20 신청 및 취소기간 재직자 : 2025-08-05 00:00 ~ 2025-08-11 23:59
전  체  : 2025-08-12 00:00 ~ 2025-08-16 23:59
강의형태 대면 신청현황 9/30명
강의형태 온라인 신청현황 13/60명
수강료(일반) 무료 수강료(학생) 무료
수강대상 재직자, 대학원생, 학부생
사전지식
선수과목		 디지털논리회로 설계 이론
강의목표

Verilog hardware description language (HDL)의 문법을 학습하고, 디지털 회로를 설계하고 간단히 검증하는데 필요한 구현 및 툴 이용 방법을 학습한다.

강의개요

- 디지털회로 구현에 필요한 Verilog HDL 문법 학습
- Verilog HDL을 이용한 조합회로 및 순차회로 구현 실습
(실습툴 : Verilog HDL 시뮬레이터)

참고사항

♦ 출석 100%, 퀴즈 3/5문제 통과시 수료증이 발급됩니다.
♦ 수강신청 기간 내에 홈페이지에서 수강 취소해야 정상 취소처리 됩니다.
♦ 1개 교육에 대해 전일 결석시, 향후 8개월간 수강 신청이 자동으로 제한되며, 기존 수강신청도 전면 취소됩니다


※온라인강의는 재직자에 한해서 신청 받습니다. 학부 및 대학원생의 경우에는 대면으로 수강신청해야 합니다.
(학생이 온라인 신청 시 수강신청이 무통보 취소됩니다. 학교 소속 연구원 포함)

강좌상세
일자 2025-08-18 시간 10:00 ~ 17:00 강사 이준환 교수 광운대학교
내용 [오전 시간 : 10:00 ~ 12:00]
○ Verilog 소개 및 기본 용어
○ Verilog 조합회로 모델링 문법
[오후 시간 : 13:00 ~ 17:00]
○ Binary number system
○ 간단한 조합회로 설계 및 검증 실습 - ripple carry adder
일자 2025-08-19 시간 10:00 ~ 17:00 강사 이준환 교수 광운대학교
내용 [오전 시간 : 10:00 ~ 12:00]
○ 순차회로 설계에 필요한 Verilog 문법
○ 순차회로 이론 review
[오후 시간 : 13:00 ~ 17:00]
○ Flip flop w/ reset구현 실습
○ Finite state machine (FSM) 설계에 필요한 Verilog 문법 1/2
일자 2025-08-20 시간 10:00 ~ 17:00 강사 이준환 교수 광운대학교
내용 [오전 시간 : 10:00 ~ 12:00]
○ Finite state machine (FSM) 설계에 필요한 Verilog 문법 2/2
○ FSM coding style 학습
[오후 시간 : 13:00 ~ 17:00]
○ FSM 구현 실습
○ 평가
강의장소

♦ [대면] 광운대학교 비마관 205호
♦ 강의자료 및 안내: 수강자에게 이메일로 안내
♦ IDEC에 등록된 이메일이 정확한지 확인 및 업데이트 바랍니다.(스팸처리 유의)

담당자 연락처
  • 광운대-아카데미 담당자 : 김하님
  • 연락처 : 02-940-8487
  • 이메일 : kwideca@kw.ac.kr

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