반도체설계교육센터

캠퍼스

광운대-아카데미

구분

설계강좌 / Digital / 초중급 / 이론+실습

마감

강의제목

RISC-V 프로세서 설계 기초 및 실습

강의일자

2025-08-21 ~ 2025-08-22

신청 및 취소기간

재직자 : 2025-08-06 00:00 ~ 2025-08-12 23:59
전 체 : 2025-08-13 00:00 ~ 2025-08-19 23:59

강의형태

대면

신청현황

16/25명

수강료(일반)

무료

수강료(학생)

무료

수강대상

재직자, 대학원생, 학부생

사전지식
선수과목

C언어, VerilogHDL, 컴퓨터 구조

강의목표

학부과정으로 배운 컴퓨터 구조 지식을 바탕으로 RISC-V 프로세서의 구조 및 명령어 셋(ISA)에 대해 이해하고, Single-Cycle 구조의 32비트 RISC-V CPU를 VerilogHDL을 이용하여 설계하고 설계된 RISC-V CPU에 LED, SEGMENT, TIMER와 같은 주변 장치와 함께 검증한다.

강의개요

- 32비트 RISC-V 명령어 셋에 대한 이해
- RISC-V 어셈블리어 및 툴체인 환경 이해
- 32비트 Single-Cycle RISC-V CPU 프로세서 설계
- 메모리 맵 이해 및 주변 장치 설계
- RISC-V CPU와 주변 장치 검증을 위한 Firmware 작성
- 오픈소스 RISC-V 프로세서에 대한 Use Case

참고사항

♦ 출석 100%, 퀴즈 3/5문제 통과시 수료증이 발급됩니다.
♦ 수강신청 기간 내에 홈페이지에서 수강 취소해야 정상 취소처리 됩니다.
♦ 1개 교육에 대해 전일 결석시, 향후 8개월간 수강 신청이 자동으로 제한되며, 기존 수강신청도 전면 취소됩니다.

강좌상세

일자	2025-08-21	시간	10:00 ~ 17:00	강사	김용우 부교수 한국교원대학교
내용	[오전 시간 : 10:00 ~ 12:00] ○ 강의소개 ○ 32비트 RISC-V 프로세서 및 명령어 셋에 대한 이해 [오후 시간 : 13:00 ~ 17:00] ○ RISC-V 어셈블리어 및 툴체인 환경 이해 ○ VerilogHDL 시뮬레이션 환경 설정 및 Digital building block 설계

일자	2025-08-22	시간	10:00 ~ 17:00	강사	김용우 부교수 한국교원대학교
내용	[오전 시간 : 10:00 ~ 12:00] ○ Single-Cycle RISC-V CPU Datapath/Controller 설계 ○ Single-Cycle RISC-V CPU 통합 검증 [오후 시간 : 13:00 ~ 17:00] ○ LED, SEGMENT, TIMER 주변 장치 통합 ○ 오픈소스 RISC-V 프로세서에 대한 Use Case

강의장소

♦ [대면] 광운대학교 비마관 528호
♦ 강의자료 및 안내: 수강자에게 이메일로 안내
♦ IDEC에 등록된 이메일이 정확한지 확인 및 업데이트 바랍니다.(스팸처리 유의)

담당자 연락처

광운대-아카데미 담당자 : 김하님
연락처 : 02-940-8487
이메일 : kwideca@kw.ac.kr

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