반도체설계교육센터

캠퍼스

성균관대-아카데미

구분

설계강좌 / Digital / 중급 / 이론+실습

마감

강의제목

AMD FPGA H/W 설계 및 검증

강의일자

2025-10-27 ~ 2025-10-29

신청 및 취소기간

재직자 : 2025-10-01 00:00 ~ 2025-10-07 23:59
전 체 : 2025-10-08 00:00 ~ 2025-10-17 23:59

강의형태

대면

신청현황

23/23명

수강료(일반)

무료

수강료(학생)

무료

수강대상

재직자 및 학부, 대학원생

사전지식
선수과목

HDL를 이용한 H/W 설계

강의목표

FPGA 설계를 위한 FPGA 개념 이해 및 Vivado Tool을 이용한 H/W 설계 및 검증 방법에 대해 배운다.

강의개요

FPGA 구조이해, Report 이해, IP 활용, H/W Debug 방법 등에 대한 이론 강의 와 이를 바탕으로 한 실습 강의를 진행한다.

참고사항

♦ 출석 100%, 퀴즈 3/5문제 통과시 수료증이 발급됩니다.
♦ 수강신청 기간 내에 홈페이지에서 수강 취소해야 정상 취소처리 됩니다.
♦ 1개 교육에 대해 전일 결석시, 향후 8개월간 수강 신청이 자동으로 제한되며, 기존 수강신청도 전면 취소됩니다
♦ 보드가 제공되는 강의이므로 꼭 참석 가능하신 분들만 신청해주시기 바랍니다.

강좌상세

일자	2025-10-27	시간	10:00 ~ 12:00	강사	이춘배 이사 (주)위두솔루션
내용	○ FPGA 개요 및 동작 원리 ○ FPGA 설계 방법

일자	2025-10-27	시간	13:00 ~ 17:00	강사	이춘배 이사 (주)위두솔루션
내용	○ Vivado Tool 및 Report 활용 방법 ○ Vivado Report 분석 및 실습 ○ Vivado Tool flow 이해 실습

일자	2025-10-28	시간	10:00 ~ 12:00	강사	이춘배 이사 (주)위두솔루션
내용	○ FPGA H/W 설계를 위한 IP 이해 ○ IP를 이용한 FPGA 설계 방법 ○ IP 활용 실습

일자	2025-10-28	시간	13:00 ~ 17:00	강사	이춘배 이사 (주)위두솔루션
내용	○ Synchronous 설계 개면 이해 ○ IP integrator를 이용한 FPGA 설계

일자	2025-10-29	시간	10:00 ~ 12:00	강사	이춘배 이사 (주)위두솔루션
내용	○ H/W 설계에 필요한 Timing 개념 이해 ○ Vivado를 이용한 Timing constrain 및 Timing Report 이해 ○ Timing Constraint 방법 및 Report 분석 실습

일자	2025-10-29	시간	13:00 ~ 17:00	강사	이춘배 이사 (주)위두솔루션
내용	○ FPGA H/W 검증 방법 ○ Vivado Logic Analyzer 이해 ○ Vivado Logic Analyzer 이용한 H/W 검증 및 Debugging 실습

강의장소

성균관대학교 자연과학캠퍼스 산학협력센터 85731호

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담당자 연락처

성균관대-아카데미 담당자 : 오소영
연락처 : 031-299-4629
이메일 : ohsy0787@skku.edu

마감

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