반도체설계교육센터

캠퍼스

전남대-아카데미

구분

설계강좌 / Digital / 중급 / 이론+실습

신청중

강의제목

Verilog HDL을 사용한 MLP 신경망의 FPGA 구현

강의일자

2026-07-22 ~ 2026-07-24

신청 및 취소기간

재직자 : 2026-06-22 00:00 ~ 2026-06-28 23:59
전 체 : 2026-06-29 00:00 ~ 2026-07-17 23:59

강의형태

대면

신청현황

2/25명

강의형태

온라인

신청현황

14/100명

수강료(일반)

무료

수강료(학생)

무료

수강대상

Verilog HDL을 사용한 마이크로프로세서 설계에 관심있는 학부생, 대학원생 및 기타

사전지식
선수과목

C언어

강의목표

Verilog HDL 문법이해
Vivado HDL 사용법 이해
MLP 신경망의 구현 이해

강의개요

조합회로, 순차회로 그리고 FSM에 대한 Verilog HDL 문법과 합성을 위한 코딩 방법을 학습한다. Xilinx의 Vivado를 사용한 FPGA구현, 테스트벤치작성, 시뮬레이션 방법, 그리고 내부RAM 사용법을 학습하고 MLP 신경망을 Verilog HDL로 설계한다.

참고사항

♦ 강의자료는 제본으로 제공되어 온라인 수강생에게는 제공되지 않습니다.(PDF 배포 불가)
♦ 출석 100%, 퀴즈 3/5문제 통과시 수료증이 발급됩니다.
♦ 수강신청 기간 내에 홈페이지에서 수강 취소해야 정상 취소처리 됩니다.
♦ 1개 교육에 대해 전일 결석시, 향후 8개월간 수강 신청이 자동으로 제한되며, 기존 수강신청도 전면 취소됩니다

강좌상세

일자	2026-07-22	시간	10:00 ~ 12:00	강사	한만수 교수 목포대학교
내용	○ Verilog 조합회로 기초 ○ Verilog 순차회로 기초 ○ Xilinx Vivado 사용법 기초

일자	2026-07-22	시간	13:00 ~ 17:00	강사	한만수 교수 목포대학교
내용	○ Lab: 가산기 설계 ○ Lab: 7-segment 구동 로직 설계

일자	2026-07-23	시간	10:00 ~ 12:00	강사	한만수 교수 목포대학교
내용	○ Verilog FSM 설계 기초 ○ Xilinx IP Manager 및 RAM 사용법

일자	2026-07-23	시간	13:00 ~ 17:00	강사	한만수 교수 목포대학교
내용	○ Lab: LED 순차 점멸 회로 설계 ○ Lab: testbench 실습

일자	2026-07-24	시간	10:00 ~ 12:00	강사	한만수 교수 목포대학교
내용	○ MLP 구조, 학습, quantization 및 FSM 설계

일자	2026-07-24	시간	13:00 ~ 17:00	강사	한만수 교수 목포대학교
내용	○ Lab: MLP 신경망의 Verilog 구현 ○ Lab: testbench 디버깅 실습

강의장소

전남대학교 공과대학 7호관 / zoom

담당자 연락처

전남대-아카데미 담당자 : 채보라
연락처 : 062-530-0367
이메일 : chae1530@jnu.ac.kr

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