| 캠퍼스 | 금오공대-아카데미 | 구분 | 설계강좌 / Digital / 초급 / 이론 | 신청중  |
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| 강의제목 | Standard Cell Based Design (RTL-to-GDSII) | |||||||||||||||||||||||||||||||||||||||||||||||||||
| 강의일자 | 2026-07-06 ~ 2026-07-07 | 신청 및 취소기간 |
재직자 : 2026-06-09 00:00 ~ 2026-06-15 23:59 전 체 : 2026-06-16 00:00 ~ 2026-06-30 23:59 |
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| 강의형태 | 온라인 | 신청현황 | 25/70명 | |||||||||||||||||||||||||||||||||||||||||||||||||
| 수강료(일반) | 무료 | 수강료(학생) | 무료 | |||||||||||||||||||||||||||||||||||||||||||||||||
| 수강대상 | 반도체 관련 분야 산업체 인력 및 대학원생 | |||||||||||||||||||||||||||||||||||||||||||||||||||
| 사전지식 선수과목 |
논리회로, MOSFET transistor 동작원리, Linux 사용법 | |||||||||||||||||||||||||||||||||||||||||||||||||||
강의목표Standard cell 기반의 디지털 집적회로에 대한 RTL-to-GDSII 설계 과정 전반에 대해 이해하는 것을 목표로 합니다. 강의개요디지털 회로 설계 중 standard cell을 기반으로 하는 비교적 큰 규모의 집적회로 (ex. VLSI)에 대한 RTL-to-GDSII 설계 단계에 대한 강의를 진행합니다. 논리 설계를 통해 완성된 HDL 형식의 디지털 회로(RTL)에서 시작하여 합성 (synthesis), 배치 및 배선 (place & route, P&R), 최종 분석 (analysis) 까지 진행되는 일련의 과정에 대해 전반적으로 다룰 예정입니다. 참고사항♦ 재직자 중 기간 내에 신청하지 못한 분은 담당자에게 메일보내주시기 바랍니다. 강좌상세
강의장소온라인(ZOOM)강의 담당자 연락처
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