| 캠퍼스 | 성균관대 | 구분 | 설계강좌 / Digital / 중급 / 이론+실습 | 마감 | ||||||||||||||||||||||||
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| 강의제목 | FPGA/ASIC, SoC 설계를 위한 HDL Coding 기법 강좌 | |||||||||||||||||||||||||||
| 강의일자 | 2015-08-13 ~ 2015-08-14 | 신청 및 취소기간 | 2015-06-26 00:00 ~ 2015-08-06 23:59 | |||||||||||||||||||||||||
| 강의형태 | 대면 | 신청현황 | 34/40명 | |||||||||||||||||||||||||
| 수강료(일반) | 50,000원 | 수강료(학생) | 30,000원 | |||||||||||||||||||||||||
| 성균관대 입금계좌 | ||||||||||||||||||||||||||||
| 수강대상 | 학부, 석.박사 과정 학생 | |||||||||||||||||||||||||||
| 사전지식 선수과목 |
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- 강의 일자 : 2015년 8월 13일(목)~ 8월 14일(금) ,2일 - 강의 제목 : FPGA/ASIC, SoC 설계를 위한 HDL Coding 기법 강좌 - 강의 장소 : 성균관대학교 자연과학캠퍼스 반도체관 400222호 - 강사 : 김정대 대표이사(이디에이엘리텍) [교육목표] - FPGA/ASIC을 위한 디자인을 위해, 현재 산업계에서 가장 널리 사용되는 Verilog HDL로 시스템을 구현하는데 이 HDL 구문의 기술방법을 숙지하기 위함. [교육내용] - FPGA/ASIC을 위한 디자인을 위해, 현재 산업계에서 가장 널리 사용되는 Verilog HDL로 시스템을 구현하는데 이 HDL 구문의 기술방법에 따라 회로를 합성(Synthesis)하는데 많은 영향을 미친다. 따라서, Synthesis에 사용되는 툴, 많이 알려진 Synopsys사의 Design Compiler에 적합한 구문으로 기술(Coding)하여 최적의 회로를 구현할 수 있다. 교육내용은 크게 2부분으로 구성된다. - RTL(Register Transfer Level) synthesis를 위한 기본적인 Coding Style - RTL(Register Transfer Level) synthesis를 위한 Advanced Coding Style [활용분야] - FPGA/ASIC, SoC칩 설계 [수강료 납부방법] * 개인별로 발급된 가상계좌로 이체(세금계산서 발급 불가) 가. 수강신청시 전화번호란에 생년월일 기재 (*가상계좌 생성시 필수 정보) 나. 등록된 메일로 고지서 발급 다. 고지서에 안내된 개인별 가상계좌로 등록비 입금 또는 은행에 납부 라. 문의 : 김한나, 031-299-4628, mother@skku.edu
[참고사항] - 본 강좌는 비학위 과정이며 별도의 학점을 인정하지 않음 - 수강인원 부족으로 폐강 여부 결정시 (5인 미만) 등록된 이메일로 개별 공지 강좌상세
강의장소담당자 연락처
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