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[강좌 목표]
디지털 설계자들을 위한 IDEC MPW 진행 방식을 소개하고 설계부터 레이아웃, 검증 과정까지 실재 설계과정과 동일한 FLOW 로 교육과 실습을 진행합니다.
[강좌 개요]
디지털 칩 설계 전체 과정 중, 본 과정은 Front – End 과정을 다루는데 초심자의 눈높이에 맞추어 이론과 실습을 진행함. 기존의 Front-End 강좌에 Scan Chain 에 대한 과정을 추가하여 새롭게 업데이트 했습니다.
[강의 장소]
KAIST N26동 1층 IDEC 실습실
강좌상세
| 일자 |
2017-01-02 |
시간 |
09:00 ~ 12:00 |
강사 |
선혜승 연구원 IDEC |
| 내용 |
○ IDEC MPW DIGITAL FLOW 소개
○ 실습 디자인 OVERVIEW
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| 일자 |
2017-01-02 |
시간 |
13:00 ~ 18:00 |
강사 |
선혜승 연구원 IDEC |
| 내용 |
○ Function Simulation : VCS
○ Synthesis 기본 소개 및 주의 사항(Design Compiler)
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| 일자 |
2017-01-03 |
시간 |
09:00 ~ 12:00 |
강사 |
선혜승 연구원 IDEC |
| 내용 |
○ Design Compiler 이론 |
| 일자 |
2017-01-03 |
시간 |
13:00 ~ 18:00 |
강사 |
선혜승 연구원 IDEC |
| 내용 |
○ Design Compiler 실습 |
| 일자 |
2017-01-04 |
시간 |
09:00 ~ 12:00 |
강사 |
선혜승 연구원 IDEC |
| 내용 |
○ Scan Chain 이론 및 실습 |
| 일자 |
2017-01-04 |
시간 |
13:00 ~ 18:00 |
강사 |
선혜승 연구원 IDEC |
| 내용 |
○ Auto Test Pattern Generation : TETRAMAX 이론 및 실습 |
| 일자 |
2017-01-05 |
시간 |
09:00 ~ 12:00 |
강사 |
선혜승 연구원 IDEC |
| 내용 |
○ Equivalent Check : Formality |
| 일자 |
2017-01-05 |
시간 |
13:00 ~ 18:00 |
강사 |
선혜승 연구원 IDEC |
| 내용 |
○ Static Timing Analysis : Primetime
○ Dynamic simulation with SDF delay information : VCS
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| 일자 |
2017-01-06 |
시간 |
09:00 ~ 12:00 |
강사 |
김연태 연구원 IDEC |
| 내용 |
○ Layout 기본 이론 |
| 일자 |
2017-01-06 |
시간 |
13:00 ~ 18:00 |
강사 |
김연태 연구원 IDEC |
| 내용 |
○ Auto PnR 실습: IC Compiler
○ ECO 방법 및 Layout 진행 시 주의 사항
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강의장소
담당자 연락처
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