| IP명 | Digital MDLL-based Frequency Synthesizer using Time-Register | ||
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| Category | Analog | Application | 클럭생성회로 |
| 실설계면적 | 4㎛ X 4㎛ | 공급 전압 | 1.2V |
| IP유형 | Hard IP | 동작속도 | 3.3ㅎHz |
| 검증단계 | Silicon | 참여공정 | SS65-1403 |
| IP개요 | Injection Locking 방법에는 여러방법이 있는데 그 중에서도 Injection Strength가 10%인 Multiplying delay-locked lop(MDL)을 이용하는 것이 가장 효과적이다. MDL은 Ring Oscilator와 마찬가지로 Delay-line 구조로 되어 있으며 매 기준 주파수 마다 깨 끗한 Pulse를 Delay-line에 주입시켜줌으로써 기존의 Ring Oscilator에 비해 매우 뛰어 난 저잡음 성능을 보여준다. 매우 뛰어난 MDL의 저잡음 성능에도 불구하고 커다란 문제가 하나 있는데, 이는 기준 주파수에 맞추어 주입되는 Pulse의 위치가 정확하지 않게 되면 매우 큰 기준 주파 수 Spur가 발생하게 되고 전체적인 잡음 성능은 이 Spur에 의해 결정되기 때문에 Pulse 주입 타이밍을 정확하게 맞추는 것이 매우 중요하다. 최근에 이러한 MDL의 문제를 해결하기 위한 연구가 활발히 진행되어 왔고 본 연구 에서는 시간 저장기를 기반으로 한 주입 타이밍을 정확하게 맞추는 PL을 설계 하고자 한다. |
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- 레이아웃 사진 -
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