| IP명 | A Multi-Phase Interleaved Synchronous Quasi-Digital LDO with Adaptive Sampling Scheme | ||
|---|---|---|---|
| Category | Analog | Application | 메모리 |
| 실설계면적 | 4㎛ X 4㎛ | 공급 전압 | 1V |
| IP유형 | 동작속도 | 1GHz | |
| 검증단계 | Silicon | 참여공정 | SS28-2202 |
| IP개요 | 0.5–1 V 입력 전압으로 0.45–0.95 V 출력 부하를 조절하는 동기 준디지털 LDO를 제시한다. | ||
- 레이아웃 사진 -
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