| IP명 | Fractional-N Multiplyhind Delay-Locked Loop using phase select injection | ||
|---|---|---|---|
| Category | Analog | Application | clock generator |
| 실설계면적 | 0.4㎛ X 0.32㎛ | 공급 전압 | 1.8V |
| IP유형 | Firm IP | 동작속도 | 150MHz |
| 검증단계 | Simulation | 참여공정 | MS180-1702 |
| IP개요 | MDLL기반의 분수배 증배가 가능한 클락 발생기. 매우 간단한 알고리즘을 사용하여 분수배증배를 구현하여 작은면적과 파워를 소모한다. | ||
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- 레이아웃 사진 -
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