| IP명 | 시간차 반복 생성 회로를 이용한 2단 시간-디지털 변환기 설계 | ||
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| Category | Analog | Application | ADPLL, TOF |
| 실설계면적 | 3.8㎛ X 1.9㎛ | 공급 전압 | 1.8V |
| IP유형 | Hard IP | 동작속도 | 20MHz |
| 검증단계 | Simulation | 참여공정 | MS180-1705 |
| IP개요 | 본 논문은 자동 -지연 부정합 제거 기능을 하는 디지털 블록으로 구성된 시간차 반복 생성 회로 (Time Difference Generation Repetition Circuit)를 활용하여 자유로운 시간의 덧셈 및 뺄셈을 뺄셈을 구현하고 나아가 시간의 덧셈과 뺄셈을 통해 2단 시간 디지털 변환기 (2 -Step TimeStep Time -to -Digital Converter)를 제안한다. 샘플링 주파수 10MS/s이상의 동작속도를 가지며 최대 200p이상 의 동작영역을 가지고 5ps 이하의 해상도를 가지는 2단 시간 디지털 변환기를 설계한다. | ||
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- 레이아웃 사진 -
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