| IP명 | Design of a Combo PHY for LPDDR4X/5/5X Memory Controller | ||
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| Category | Mixed | Application | LPDDR4/5/5X |
| 실설계면적 | 1.1㎛ X 2㎛ | 공급 전압 | 0.9V |
| IP유형 | Hard IP | 동작속도 | 12.8GHz |
| 검증단계 | Simulation | 참여공정 | HM-2502 |
| IP개요 | LPDDR4X/5/5X controller combo PHY를 타겟으로 설계하였다. LPDDR 시스템에서는 안정적인 데이터 전송을 하기 여러 training 과정이 선행되어야 한다. 여기에는 각 송신기(TX)의 impedance matching을 위한 ZQ calibration, 메모리 내부에서 CA의 타이밍을 맞추기 위한 CA training, 그 외에 write leveling, read/write training 등이 포함된다. 이에 맞춰서 combo PHY는 각 training 동작을 지원할 수 있도록 training 별 신호 경로와 제어 기능을 포함한 구조로 설계를 진행하였다. | ||
- 레이아웃 사진 -
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