| IP명 | A High Power Supply Rejection and Fast-transient LDO with Feed-forward Compensation using Current Sensing | ||
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| Category | Analog | Application | PMIC |
| 실설계면적 | 3.55㎛ X 3.55㎛ | 공급 전압 | 5-60V |
| IP유형 | Hard IP | 동작속도 | 50MHz |
| 검증단계 | Silicon | 참여공정 | SB130-2502 |
| IP개요 | 본 설계 제안서에서 시스템 온 칩(System-on-Chip, SoC)의 필수 구성 요소인 저전압 강하(Low-Dropout, LDO) 전압 레귤레이터의 높은 전원 전압 제거비(Power Supply Rejection Ratio, PSRR)와 안정성을 확보하는 방법을 제안한다. 피드포워드(Feedforward) 기법을 적용하여 전원 전압 잡음에 비례하는 보상 신호를 생성하고 이를 이용해 출력 전압을 조정함으로써 LDO 전압 레귤레이터의 PSRR을 향상시킨다. 또한, 안정성을 확보하기 위해 전류 감지(Current Sensing) 기법을 LDO 전압 레귤레이터 설계에 적용하였다. 제안된 LDO 전압 레귤레이터는 5V 전원에서 3.3V의 출력을 안정적으로 제공하도록 설계되었으며, 130나노미터(nm) BCDMOS 공정을 기반으로 구현될 예정이다. 기존의 LDO 전압 레귤레이터와 비교했을 때, PSRR 성능이 개선될 것으로 예상되며, 오버슈트(Overshoot)와 언더슈트(Undershoot) 또한 감소할 것으로 기대된다. |
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