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  제목 강사정보 등록일
2 [무료세미나]Fallacies of Computational Analog 송방섭 교수(U.S San Diego) 2016.03.25
1 (2014) VHDL 코드를 이용한 디지털회로 설계 및 simulation Honey Durga Tiwari 교수 2015.11.23
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질문/답변
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711 [답변] DB180-2201회 DB하이텍 180nm BCDMOS (정규모집) Packaging help

Hello    1. Low-K wafer => NO 2. Circuits under pad (CUP)..

조인신 23.02.01 40
710 virtuoso 에서 inverter calibre PEX 중 생긴 에러입니다.

ByType:failed to open cellview (inverter calibre) from lib (YMH) in 'r' mode becaus..

김태호 23.01.25 48
709 [답변] virtuoso 에서 inverter calibre PEX 중 생긴 에러입니다.

ByType:failed to open cellview (inverter calibre) from lib (YMH) in 'r' mode becaus..

조인신 23.01.26 34
708 [답변] LVS error 질문입니다.

  IDEC 선혜승입니다     해당 양상은 너무 많이 본 내용입니다&..

선혜승 23.01.16 135
707 Synopsys GPDK 14nm ICC2 flow 관련 질문드립니다.

--EDA Tool정보-- EDA Tool 명(SCL/LCU/MGLS 포함) : ICC2 EDA Tool 버전(SCL/LCU/MGLS..

이승윤 23.01.06 68
706 [답변] Synopsys GPDK 14nm ICC2 flow 관련 질문드립니다.

  IDEC 선혜승입니다     보통 저렇게 Segmentation 에러가 나오..

선혜승 23.01.06 135
705 DB 검증 이후 DRC 에러 관련 문의

안녕하세요. 한양대학교 최정욱 교수님 연구실의 이민재입니다.   DB 검증 자동..

이민재 23.01.06 213
704 [답변] DB 검증 이후 DRC 에러 관련 문의

  IDEC 선혜승입니다    CELLSNR_warning 은 무시가 가능하고  ..

선혜승 23.01.06 554
703 virtuoso 및 calibre 문제

--EDA Tool정보-- EDA Tool 명(SCL/LCU/MGLS 포함) : EDA Tool 버전(SCL/LCU/MGLS 포함..

이채은 23.01.05 70
702 [답변] virtuoso 및 calibre 문제

안녕하세요. IDEC 연구원 조인신입니다.     1. cadence 문제  =>..

조인신 23.01.06 124
701 [답변] How I can setup that only specific IP address can access our server

   Hello  Thank you for your support. I found the solutionI will ..

AlaaDdin 23.01.05 5
700 [답변] How I can setup that only specific IP address can access our server

  Hello   Thanks for good information  Regards, Hye-Seung S..

선혜승 23.01.05 21
699 SYNOPSYS SCL License 오류

--EDA Tool정보-- EDA Tool 명(SCL/LCU/MGLS 포함) : SCL EDA Tool 버전(SCL/LCU/MGLS ..

정민지 22.12.20 34
698 [답변] SYNOPSYS SCL License 오류

  IDEC 선혜승입니다     우선 메시지만 보면   lmgr..

선혜승 22.12.20 93
697 [답변] Corner Cell 생성중 process kill

  답변 감사합니다.    추가로 질문이 있는데, tdf는 자체적으로..

임석빈 22.12.20 13
696 [답변] Corner Cell 생성중 process kill

  IDEC 선혜승입니다     물론 비정상적이라고 생각하기 때문에&..

선혜승 22.12.20 25
695 Spectre 라이센스 관련 질문

--EDA Tool정보-- EDA Tool 명(SCL/LCU/MGLS 포함) : Virtuoso, Spectre EDA Tool 버전..

이한솔 22.12.14 20
694 [답변] Spectre 라이센스 관련 질문

안녕하세요. IDEC 연구원 조인신입니다.     해당 메시지를 보면 라이선스..

조인신 22.12.14 45
693 [답변] DRC error

Hello  Refer the page 52, 53, 60 in the attached file  If you don't und..

선혜승 22.12.13 44
692 ICC2 PG DRC 관련 문의드립니다.

안녕하세요.   28nm mpw 진행 중 긍금한 점이 있어 문의드립니다. ICC2 route_op..

김용수 22.12.12 16
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1 e2l-접적회로-ASM 차트에서 Xilinx를 이용한 DC motor 구동

영문제목 : DC motor driving By implementing ASM chart on Xilinx FPGA 개요 : Xilin..

구재희 06.08.22 1027
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참여교수 성과 - IP PRESENT-80 Encryption

As “Internet of Things (IoT) or “Smart Object” networks are becom..

신경욱 16.09.29 6
참여교수 성과 - IP Anti-harmonic Fractional-ratio Frequency Multiplying Delay-Locked Loop

IP Name Anti-harmonic Fractional-ratio Frequency Multiplying Delay-Locked Loop IP..

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An all-digital frequency multiplying delay-locked loop (FMDLL) that provides both p..

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The LPDDR SDRAM memory controller with the AHB interface is used to control LPDDR S..

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신경욱 15.08.26 20
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김하늘 15.11.09 7181
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심재윤 14.09.11 41
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참여교수 성과 - IP 5.12GHz injection-locked phase locked loop

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김철우 14.09.20 12
공지사항 제22회 한국반도체학술대회 Chip Design Contest(CDC) 개최(2015.02.11(..

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구재희 14.10.20 27014
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Byte Data Read - Write: Erase/Program Reference Voltage - VREF_CP: 1.042V~1.125V..

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참여교수 성과 - IP AXI protocol converter

AXI4 protocol converter converts the protocols for communication between t he AXI4..

이찬호 14.09.02 16
참여교수 성과 - IP 8x8 AXI Interconnect

8x8 AXI3 Interconnect matrix has five independent channels of communicati on using..

이찬호 14.09.02 21
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