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  제목 강사정보 등록일
2 [무료세미나]Fallacies of Computational Analog 송방섭 교수(U.S San Diego) 2016.03.25
1 (2014) VHDL 코드를 이용한 디지털회로 설계 및 simulation Honey Durga Tiwari 교수 2015.11.23
교육자료
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질문/답변
  제목 작성자 작성일 조회
651 [답변] IC COMPILER 의 실행오류 관련질문드립니다

  IDEC 선혜승입니다     이미 관련해서는 공지 메일을 보냈습니..

선혜승 22.07.05 156
650 [답변] IC COMPILER license 관련질문드립니다

 말씀해 주신대로 툴의경로를 바꾸고 실행을 하려했더니 아래와 같은 내용이 나오면..

문준호 22.07.01 46
649 [답변] IC COMPILER license 관련질문드립니다

  IDEC 선혜승입니다  설치했다고 하니 확인해보세요  감사합니다&nbs..

선혜승 22.07.01 30
648 [답변] IC COMPILER license 관련질문드립니다

  IDEC 선혜승입니다     GLIBC 설치를 저희가 해드리겠습니다&n..

선혜승 22.07.01 126
647 Triple well post-layout 시뮬레이션 관련 문의

안녕하세요 한양대학교 김병호 교수님 연구실 길명규입니다. nfettw 소자를 post layout..

길명규 22.06.24 66
646 [답변] Triple well post-layout 시뮬레이션 관련 문의

안녕하세요. IDEC 연구원 조인신입니다.     해당 소자를 사용하여 calibr..

조인신 22.06.27 97
645 CDB 에서 OA로 conversion 하기 위한 질문입니다.

--EDA Tool정보-- EDA Tool 명(SCL/LCU/MGLS 포함) : Cadence virtuoso EDA Tool 버전(..

김상헌 22.05.16 55
644 [답변] CDB 에서 OA로 conversion 하기 위한 질문입니다.

안녕하세요. IDEC 연구원 조인신입니다.     사용하고 있는 버전에서 cdb2..

조인신 22.05.17 73
643 CentOS

--EDA Tool정보-- EDA Tool 명(SCL/LCU/MGLS 포함) : EDA Tool 버전(SCL/LCU/MGLS 포함..

AlaaDdin 22.05.16 16
642 [답변] CentOS

  Hello     Copy each files one By one to external driv..

선혜승 22.05.16 25
641 [본센터] Connecting UPF-created supply nets to pads in Design Compiler

--EDA Tool정보-- EDA Tool 명(SCL/LCU/MGLS 포함) : Synopsys Design Compiler EDA To..

GORYWODA MICHAL ANDRZEJ 22.04.28 33
640 [본센터] [답변] Connecting UPF-created supply nets to pads in Design Compiler

  Hello    You don't need to define the net named PAD_MAIN_VDD in..

선혜승 22.04.29 42
639 ICC area 계산문제와 오류문제

--EDA Tool정보-- EDA Tool 명(SCL/LCU/MGLS 포함) : Synopsys Backend University..

윤동호 22.04.19 38
638 [답변] ICC area 계산문제와 오류문제

  IDEC 선혜승입니다     전반적으로 뭔가 SETUP 이 잘 안되어 ..

선혜승 22.04.19 67
637 Design copiler 에서 multi-clock 사용에 관한 문의

안녕하세요. 지난 3월 4일에 드렸던 질문의 연장인데요.   그림처럼 A 블록을 합..

문승현 22.04.13 20
636 [답변] Design copiler 에서 multi-clock 사용에 관한 문의

  IDEC 선혜승입니다   그렇게 까지 안해주어도 됩니다  그냥 선..

선혜승 22.04.13 37
635 PT ECO시 Violation이 안잡히는 path에 대해서 문의드립니다.

안녕하세요, KAIST 석사과정 김준수입니다. 저희는 지금 삼성 28nm 공정, TOP design에..

김준수 22.04.12 52
634 [답변] PT ECO시 Violation이 안잡히는 path에 대해서 문의드립니다.

  IDEC 선혜승입니다  PNR 단계에서 타이밍에 아무런 이상이 없었는지 확인..

선혜승 22.04.13 136
633 [답변] Cadence hostid관련 문의

Bytes (Short training Demo videos on variety of Cadence tools) (4) Cadence Online ..

이경옥 22.03.28 52
632 local server license

Hi admin,  I am from Kyunghee university and work with Cadence tool,  W..

NGO TAN BINH 22.03.08 18
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1 e2l-접적회로-ASM 차트에서 Xilinx를 이용한 DC motor 구동

영문제목 : DC motor driving By implementing ASM chart on Xilinx FPGA 개요 : Xilin..

구재희 06.08.22 1027
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