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  제목 강사정보 등록일
2 [무료세미나]Fallacies of Computational Analog 송방섭 교수(U.S San Diego) 2016.03.25
1 (2014) VHDL 코드를 이용한 디지털회로 설계 및 simulation Honey Durga Tiwari 교수 2015.11.23
교육자료
  제목 작성자 작성일 조회
질문/답변
  제목 작성자 작성일 조회
511 [답변] Virtuoso 실행 오류 문의

해당 메시지는 OA_HOME 이 설정되어 있지 않다는 것입니다. 환경 설정 파일을 sourcing ..

조인신 21.08.10 21
510 [답변] Virtuoso 실행 오류 문의

연구원님, sourcing 후 virtuoso & 대신 아래와 같이 실행하니 아래와 같은 WARNING..

홍사라 21.08.13 22
509 [답변] Virtuoso 실행 오류 문의

서버에 원격 접속 시 사용하는 프로그램이 무엇인가요? 프로그램의 문제로 발생하..

조인신 21.08.13 18
508 [답변] Virtuoso 실행 오류 문의

연구원님, mobaxterm을 이용해 원격 접속 중입니다. 추가 환경설정이 필요한가요? ..

홍사라 21.08.13 20
507 [답변] Virtuoso 실행 오류 문의

mobaxterm 의 설정 문제라면 저희도 확실히 해결 방법을 알 수 없습니다. mob..

조인신 21.08.13 203
506 [Synopsys] clock_opt_psyn 과정 중 fatal error

--EDA Tool정보-- EDA Tool 명(SCL/LCU/MGLS 포함) : Synopsys IC Compiler 1 EDA Tool..

이지원 21.07.28 33
505 [답변] [Synopsys] clock_opt_psyn 과정 중 fatal error

  IDEC 선혜승입니다    2가지 방법이 있습니다  - ICC 의 다른..

선혜승 21.07.29 53
504 [답변] DB180-2101 Density 관련 문의

조인신 연구원님께.    주말 저녁에도 이렇게 신경서쭈셔서 감사합니다. 저..

박인호 21.07.18 36
503 [답변] DB180-2101 Density 관련 문의

두 실링 사이에 있는 것은 그냥 두어도 됩니다. DB 확인 시 문제가 있으면 개별 연락할 ..

조인신 21.07.18 103
502 DB180_PAD DRC문의

안녕하세요. 서울과학기술대학교 석사생 최동훈입니다.   TOP CELL에서 PAD작업시..

최동훈 21.07.18 38
501 [답변] DB180_PAD DRC문의

 안녕하세요. IDEC 조인신 입니다.   rule 에 보면 해결빙법이 적혀 있습니..

조인신 21.07.18 91
500 [답변] [ss28-2101회차] 2002회차 layer와 비교 질문

   IDEC 선혜승입니다   첨부파일이 0Byte 로 나와서 볼수는 없습..

선혜승 21.07.11 28
499 [답변] Cadence ADE L 시뮬레이션 오류 문의 드립니다.

  ------- Cadence Version --------------- Virtuoso : IC617_ISR23 (IC6.1.7-64..

김세영 21.07.07 39
498 [답변] Cadence ADE L 시뮬레이션 오류 문의 드립니다.

단순히 에러 메시지만으로 원인을 찾기에는 어려움이 있습니다. 우선 터미널 창에..

조인신 21.07.07 30
497 [답변] Cadence ADE L 시뮬레이션 오류 문의 드립니다.

 virtuoso / assura / qrc  는 정상적으로 출력이 되는데  spectre의 ..

김세영 21.07.07 31
496 [답변] Cadence ADE L 시뮬레이션 오류 문의 드립니다.

tool 버전이 정상적으로 출력되지 않고 spectre 의 경우처럼 에러메시지가 출력되는 것..

조인신 21.07.08 31
495 [답변] Cadence ADE L 시뮬레이션 오류 문의 드립니다.

 답변 감사합니다. 라이브러리 설치 이후 정상적으로 동작함을 확인하였습니다. ..

김세영 21.07.08 222
494 cadence virtuoso Layout XL problem

Hi idec admin, This is Binh from Kyung Hee university. I'm using the cloud server..

NGO TAN BINH 21.07.07 33
493 [답변] cadence virtuoso Layout XL problem

    Hello  Use IC616 for design on SS65 process  Use IC617 ..

선혜승 21.07.07 29
492 [답변] [Synopsys] VCS - DVE 오류

안녕하세요,   지난 번 말씀해주신대로 2017 버전으로 내려서 잘 사용하고 있었는..

이지원 21.08.10 6
자료실
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1 e2l-접적회로-ASM 차트에서 Xilinx를 이용한 DC motor 구동

영문제목 : DC motor driving By implementing ASM chart on Xilinx FPGA 개요 : Xilin..

구재희 06.08.22 1027
1
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구분 제목 작성자 작성일 조회
참여교수 성과 - 논문 Suppressing the Capacitive Coupling By Adjusting the Precharge Biasi..

김장현 26.03.23 2
참여교수 성과 - 논문 A Phase-Locked Minimum-Energy-Point-Tracking Enabled By Unified-Cloc..

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참여교수 성과 - 논문 Analysis of Temperature Characteristics and Zero Temperature Coeffi..

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참여교수 성과 - 논문 Capacitance wake up in Morphotropic Phase Boundary enabled By Bilaye..

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유현용 26.01.22 3
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신창환 26.01.22 0
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신창환 26.01.22 0
참여교수 성과 - 논문 A Wireless Biopotential Sensing Node with Simultaneous Body-Channel ..

유담 26.01.21 3
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송익현 26.01.20 5
참여교수 성과 - 논문 2nm GAA Cell Architecture Exploration Driven By Automated Standard C..

김태환 26.01.17 4
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