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메일로 원격을 위한 내용 드렸습니다. 확인 후 연락 바랍니다.    [홍..

  기술문의 담당자 분께   안녕하세요 울산과학기술원에서 석박통합과정에..

안녕하세요. IDEC 연구원 조인신입니다.   사용하고 있는 OS 의 Type 과&nb..

   다음과 같이 창이 뜹니다. 전에 보여드린 사진처럼 libstdc++.so.6 ..

안녕하세요. IDEC 연구원 조인신입니다.   사용하고 있는 서버의 OS type 과&nbs..

   OS 는 Red Hat Enterprise Linux server release 5.5 (Tikanga) 입니다 T..

안녕하세요. IDEC 연구원 조인신입니다.   유선상으로 말씀 드린대로 사용하고 ..

안녕하세요 강원대학교 권구덕 교수님 연구실입니다. TW소자(lvtnfettw_rf)를 사용하는..

안녕하세요. IDEC 연구원 조인신입니다.    nfet 의 bulk 는 Ground ..

By fingers must be on different nets where x = 1-6 and y = 1, 2, A, B   라는..

By fingers must be on different nets where x = 1-6 and y = 1, 2, A, B   라는..

한양대학교 유창식 교수님 연구실 정동혁 입니다. Virtuoso mixed transient simulation..

안녕하세요. IDEC 연구원 조인신입니다.   환경 설정 파일에 LD_LIBRARY_PATH 정..

 setenv path에는 문제가 없었으나, 여전히 같은 문제가 발생합니다. ADE 창에서 s..

안녕하세요. IDEC 연구원 조인신입니다.   setenv path 가 아닌 setenv LD_LIBR..

 현재 source 파일에 LD_LIBRARY_PATH 정의가 되어있지 않아, 추가하였습니다...

안녕하세요. IDEC 연구원 조인신입니다.   환경설정이 적용되었는지를 확인하는 ..

By 를 얼마로 하였나요? 위 란의 숫자가 커서 두 MOS 가 붙는 현상이 발생한 것으로 보..

By 를 얼마로 하였나요? 위 란의 숫자가 커서 두 MOS 가 붙는 현상이 발생한 것으로 보..

By 를 얼마로 하였나요? 위 란의 숫자가 커서 두 MOS 가 붙는 현상이 발생한 것으로 보..

영문제목 : DC motor driving By implementing ASM chart on Xilinx FPGA 개요 : Xilin..

As “Internet of Things (IoT) or “Smart Object” networks are becom..

IP Name Anti-harmonic Fractional-ratio Frequency Multiplying Delay-Locked Loop IP..

An all-digital frequency multiplying delay-locked loop (FMDLL) that provides both p..

The LPDDR SDRAM memory controller with the AHB interface is used to control LPDDR S..

Internet of things (IoT) is one of the most discussed topics and a growing trend to..

Internet of things (IoT) is one of the most discussed topics and a growing trend to..

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IC Design Education Center(IDEC)   ..

Digital Background Calibration By dividing & swapping capacitor to reduce the effec..

Category Analog & Mixed Signal > Timing/Clock Circuit > Others Description ..

Category Analog & Mixed Signal > Power Management Circuit > DC-DC Converter > (Ty..

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Category Analog & Mixed Signal > Timing/Clock Circuit > PLL > (Output Freq.) Over..

Category Analog & Mixed Signal > Data Converter > A/D Converter > (Resolution) Un..

Category Analog & Mixed Signal > Timing/Clock Circuit > PLL > (Output Freq.) Over..

IC Design Education Center(IDEC) 제22회 한국반도체학술대회 Chip Design Contest..

Byte Data Read - Write: Erase/Program Reference Voltage - VREF_CP: 1.042V~1.125V..

AXI4 protocol converter converts the protocols for communication between t he AXI4..

8x8 AXI3 Interconnect matrix has five independent channels of communicati on using..