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안녕하세요, 연세대학교 강성호 교수님 연구실의 윤효준 입니다.   현재 PNR 이후..

   서버 이상은 확인되지 않습니다.    posim 이후에 문제가 되..

안녕하세요, 성균관대학교 박정우 교수님 연구실 석사 2기 김종엽입니다. 다름아니라, S..

 툴 버전을 업데이트 해드렸습니다.  ~/CSHRC/synopsys.cshrc   /tool..

안녕하세요. 단국대학교 융합반도체공학부 조교수 구남일입니다.   다름이 아니오..

안녕하세요. IDEC 조인신입니다.     egfet 사용 시 eg.scs 파일도 includ..

 로그를 보면 fetal 이 발생하는 것은 icc 툴로 보입니다.   우선 icc ..

안녕하세요 한양대학교 최정욱 교수님 연구실 김도원입니다.clock관련해서 질문이 있습니..

  구성을 어떠한 형태로 하는지 모르겠으나  IO PAD 를 넣어 전체 디자인을 ..

  안녕하세요. 카이스트 김주영 교수님 연구실 윤성웅입니다.   RTL 설계 ..

 cshrc 파일을 열어서 툴 버전을 S-2021.06-SP4 로 변경하여 진행해 보시기 바랍니..

 "SS28_dk/pdk_digital/Presentaion/1.IO_LN28LPP_Ver_1.pdf" You can configure it..

안녕하세요, IDEC이종행입니다. 1. NWELL 관련   => NWELL (gen. in MVBD..

답변 감사드립니다. 추가적으로 궁금한 점이 있어 질문 남깁니다.   1. 2.5um*2.5..

 아래 문의에 대한 답변 참조 바랍니다.  이종행드림   [장지훈]님의 ..

안녕하세요 홍익대학교 김영민 교수님 연구실 학부생 양승록입니다.     C..

    1. LEF physical 정보가 존재하지 않음  해당 부분은 warning 으..

 안녕하세요  답변주셔서 감사드립니다.    1. 확인했습니다. 감..

   cell 딜레이 정보는 .lib 파일로 제공됩니다.   synopsys dc ..

안녕하세요. 우선 .cshrc 파일에 아래와 같이, 사용자 계정에서의 상대 디렉토리로 cali..

영문제목 : DC motor driving By implementing ASM chart on Xilinx FPGA 개요 : Xilin..

IC Design Education Center(IDEC)   IDEC 2023 CDC 참여 안내(..

IC Design Education Center(IDEC)   [홍보]IEEE Circuits and ..

The present disclosure is directed to providing a method of designing a ternary log..