반도체설계교육센터

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	제목	강사정보	등록일
2	[무료세미나]Fallacies of Computational Analog	송방섭 교수(U.S San Diego)	2016.03.25
1	(2014) VHDL 코드를 이용한 디지털회로 설계 및 simulation	Honey Durga Tiwari 교수	2015.11.23

교육자료

	제목	작성자	작성일	조회

질문/답변

	제목	작성자	작성일	조회
931	[SS28-2402] simv 무한 로딩 안녕하세요, 연세대학교 강성호 교수님 연구실의 윤효준 입니다. 현재 PNR 이후..	윤효준	24.11.21	34
930	[답변] [SS28-2402] simv 무한 로딩 서버 이상은 확인되지 않습니다. posim 이후에 문제가 되..	김연태	24.11.21	33
929	[SF28-2402] lc_shell 실행 중 error 메세지 관련 질문드립니다. 안녕하세요, 성균관대학교 박정우 교수님 연구실 석사 2기 김종엽입니다. 다름아니라, S..	박정우	24.11.21	31
928	[답변] [SF28-2402] lc_shell 실행 중 error 메세지 관련 질문드립니다. 툴 버전을 업데이트 해드렸습니다. ~/CSHRC/synopsys.cshrc /tool..	김연태	24.11.21	32
927	[SF28-2402] FDSOI spectre 시뮬레이션 관련 문의 안녕하세요. 단국대학교 융합반도체공학부 조교수 구남일입니다. 다름이 아니오..	구남일	24.11.13	69
926	[답변] [SF28-2402] FDSOI spectre 시뮬레이션 관련 문의 안녕하세요. IDEC 조인신입니다. egfet 사용 시 eg.scs 파일도 includ..	조인신	24.11.13	182
925	[답변] Fatal error 관련 질문드립니다 로그를 보면 fetal 이 발생하는 것은 icc 툴로 보입니다. 우선 icc ..	김연태	24.11.07	33
924	clock constraint 문의 안녕하세요 한양대학교 최정욱 교수님 연구실 김도원입니다.clock관련해서 질문이 있습니..	김도원	24.11.06	37
923	[답변] clock constraint 문의 구성을 어떠한 형태로 하는지 모르겠으나 IO PAD 를 넣어 전체 디자인을 ..	김연태	24.11.06	20
922	[Synopsys Design Complier 에러 관련 문의] 안녕하세요. 카이스트 김주영 교수님 연구실 윤성웅입니다. RTL 설계 ..	윤성웅	24.10.23	28
921	[답변] [Synopsys Design Complier 에러 관련 문의] cshrc 파일을 열어서 툴 버전을 S-2021.06-SP4 로 변경하여 진행해 보시기 바랍니..	김연태	24.10.23	55
920	[답변] [SS28-2402] Analog & Digital TOP PAD design "SS28_dk/pdk_digital/Presentaion/1.IO_LN28LPP_Ver_1.pdf" You can configure it..	김연태	24.10.18	116
919	[답변] [SB130-2401] Layout 관련 질문드립니다. 안녕하세요, IDEC이종행입니다. 1. NWELL 관련 => NWELL (gen. in MVBD..	이종행	24.10.07	41
918	[답변] [SB130-2401] Layout 관련 질문드립니다. 답변 감사드립니다. 추가적으로 궁금한 점이 있어 질문 남깁니다. 1. 2.5um*2.5..	장지훈	24.10.07	27
917	[답변] [SB130-2401] Layout 관련 질문드립니다. 아래 문의에 대한 답변 참조 바랍니다. 이종행드림 [장지훈]님의 ..	이종행	24.10.07	136
916	Cadence INNOVUS 관련 문의드립니다. 안녕하세요 홍익대학교 김영민 교수님 연구실 학부생 양승록입니다. C..	양승록	24.09.29	29
915	[답변] Cadence INNOVUS 관련 문의드립니다. 1. LEF physical 정보가 존재하지 않음 해당 부분은 warning 으..	김연태	24.09.30	11
914	[답변] Cadence INNOVUS 관련 문의드립니다. 안녕하세요 답변주셔서 감사드립니다. 1. 확인했습니다. 감..	양승록	24.09.30	6
913	[답변] Cadence INNOVUS 관련 문의드립니다. cell 딜레이 정보는 .lib 파일로 제공됩니다. synopsys dc ..	김연태	24.09.30	30
912	[답변] Calibre 환경설정 이후 에러 관련 안녕하세요. 우선 .cshrc 파일에 아래와 같이, 사용자 계정에서의 상대 디렉토리로 cali..	최예진	24.09.25	46

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	제목	작성자	작성일	조회
1	e2l-접적회로-ASM 차트에서 Xilinx를 이용한 DC motor 구동 영문제목 : DC motor driving By implementing ASM chart on Xilinx FPGA 개요 : Xilin..	구재희	06.08.22	1027

기타 게시판

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참여교수 성과 - 논문	Measurement of Ion Motion Caused By Laser-Induced Stray Charges on M..	조동일	22.02.15	3
참여교수 성과 - 논문	Performance Improvement of 1T DRAM By Raised Source and Drain Engine..	조성재	22.02.14	16
참여교수 성과 - 논문	Tunable resistive switching of vertical ReSe2/graphene heterostructu..	김덕기	22.02.14	7
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참여교수 성과 - 논문	16.8 nW Ultra-Low-Power Energy Harvester IC for Tiny Ingestible Sens..	이종욱	22.02.03	2

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